KR20050074977A - 구리 확산 배리어의 형성 - Google Patents

구리 확산 배리어의 형성 Download PDF

Info

Publication number
KR20050074977A
KR20050074977A KR1020057007676A KR20057007676A KR20050074977A KR 20050074977 A KR20050074977 A KR 20050074977A KR 1020057007676 A KR1020057007676 A KR 1020057007676A KR 20057007676 A KR20057007676 A KR 20057007676A KR 20050074977 A KR20050074977 A KR 20050074977A
Authority
KR
South Korea
Prior art keywords
copper
diffusion barrier
metal
line
forming
Prior art date
Application number
KR1020057007676A
Other languages
English (en)
Other versions
KR100712168B1 (ko
Inventor
스티븐 존스톤
발레리 더빈
마이클 맥스위니
피터 문
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20050074977A publication Critical patent/KR20050074977A/ko
Application granted granted Critical
Publication of KR100712168B1 publication Critical patent/KR100712168B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

귀금속은 구리 라인(22a, 22b)으로부터의 확산을 방지하기 위해 비산화 확산 배리어(20, 32)로서 사용될 수 있다. 확산 배리어는 산화가능한 확산 배리어(30) 위의 귀금속 캡에 의해 접착력 향상층(18) 위에 형성되는 귀금속으로 형성될 수 있다.

Description

구리 확산 배리어의 형성{FORMING A COPPER DIFFUSION BARRIER}
본 발명은 일반적으로 반도체 집적 회로들을 형성하는 프로세스들에 관한 것이다.
소위 다마신 접근법에서, 구리층들은 층간 유전체 재료 내의 트렌치들에 형성될 수 있다. 일부 경우에서, 구리 재료는 최종적으로 신호 도통용의 금속 라인들을 형성한다. 그러나, 구리 재료는 확산하여 근처의 컴포넌트들에 부작용을 일으키는 경향이 있다.
따라서, 구리 원소들의 확산을 방지하기 위해 확산 배리어를 제공하는 것이 바람직하다. 현재, 탄탈륨 또는 티타늄계 확산 배리어들이 사용되고 있다. 그러나, 탄탈륨 및 티타늄은 구리가 수용가능한 접착력과 웨이퍼 내 균일성을 가지면서 탄탈륨 또는 티타늄에 전기도금되는 것을 방해하는 자연 산화물들을 형성한다.
따라서, (탄탈륨 또는 티타늄계 확산 배리어를 퇴적하기 위해 사용되는 동일한 챔버 내에서) 인-시츄(in-situ) 구리 시드 퇴적(copper seed deposition)을 형성할 필요가 있다. 그러나, 물리적 기상 증착 구리 시드층을 제공해야 하는 것은 성가신 일이다. 또한, 일부 경우에서 상부의 배리어 재료와 하부의 유전체 사이의 접착이 되지 않을 수 있다.
따라서, 구리층들 아래에 확산 배리어들을 제공하는 양호한 방법들이 필요하다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼 일부의 확대 단면도.
도 2는 본 발명의 일 실시예에 따른 추가의 프로세싱 후의 웨어퍼의 확대 단면도.
도 3은 본 발명의 일 실시예에 따른 추가의 프로세싱 후의 웨이퍼의 확대 단면도.
도 4는 본 발명의 일 실시예에 따른 추가의 프로세싱 후의 웨이퍼의 확대 단면도.
도 5는 본 발명의 일 실시예에 따른 추가의 프로세싱 후의 웨이퍼의 확대 단면도.
도 6은 본 발명의 일 실시예에 따른 추가의 프로세싱 후의 웨이퍼의 확대 단면도.
도 7은 본 발명의 다른 실시예에 따른 웨이퍼의 확대 단면도.
도 8은 본 발명의 일 실시예에 따른 추가의 프로세싱 후의 도 7에 도시된 웨이퍼의 확대 단면도.
도 9는 본 발명의 일 실시예에 따른 추가의 프로세싱 후의 도 8의 웨이퍼의 확대 단면도.
도 10은 본 발명의 일 실시예에 따라 도 6에 도시된 웨이퍼의 추가의 프로세싱 후의 본 발명의 다른 실시예에 따른 확대 단면도.
도 11은 본 발명의 일 실시예에 따른 추가의 프로세싱 후의 도 10에 도시된 실시예의 확대 단면도.
도 1을 참조하면, 반도체 기판(10)은 실리콘 산화물, 질화물, 또는 다른 유전체 재료들과 같은 유전체 재료(12)로 피복되어 있다. 구리 라인들을 정의하는 대향 영역들을 형성하기 위해 유전체 분리기(14)가 형성될 수 있다.
도 2에 도시된 바와 같이 유전체층(12)에 트렌치들 또는 비아들(16)을 형성하기 위해 종래의 리소그라피 및 에칭이 사용될 수 있다. 이러한 특징들은 일 실시예의 다마신 접근법에 따라 정의될 수 있다. 트렌치 우선 프로세스(trench first process)를 사용하는 실시예들이 예시되었지만, 다른 프로세스들은 비아 우선 프로세스 또는 다른 기술들을 포함할 수 있다.
그 후, 일 실시예에서는, 도 3에 도시된 바와 같이, 예를 들어 티타늄, 티타늄 질화물, 루테늄 산화물, 탄탈륨, 또는 탄탈륨 질화물과 같은 접착력 향상층(18)이 퇴적될 수 있다. 층(18)은 유전체 재료(12)와 상부의 층들 사이의 접착력을 제공한다. 다른 실시예에서, 접착력 향상층(18)은 비아(16)의 하부에 없을 수 있다.
인-시츄의 가스 제거(degas) 및/또는 사전 세정(preclean)에 이어, 하부의 무산화 귀금속 확산 배리어(20)가 도 4에 도시된 바와 같이 퇴적될 수 있다. 귀금속 확산 배리어(20)는 구리 원소들의 확산을 차단한다. 이러한 목적을 위한 적합한 귀금속은 예를 들어, 백금, 금, 팔라듐, 오스뮴, 루테늄, 로듐, 몰리브덴, 이리듐, RuN, RuO, 및 MoN을 포함한다.
귀금속은 물리적 기상 증착, 화학적 기상 증착, 원자층 퇴적, 상기 또는 임의의 다른 이용가능한 기술들중 임의 것의 혼합을 사용하여 퇴적될 수 있다. 화학적 기상 증착 또는 원자층 퇴적을 사용하는 경우, 박형의 질화물 또는 산화물 배리어층이 성장될 수 있어, 일부 실시예들에서는, 입력 반응성 가스들을 변경함으로써 주위의 유전체 재료에 대한 접착력을 향상시킨다. 그 후, 순수한 벌크 배리어 재료가 정밀한 두께까지 성장될 수 있어 CMP(chemical mechanical planarization)와 양립할 수 있는 배리어로 개선(promote)시킨다. 또한, 화학적 기상 증착 및/또는 원자층 퇴적 방법들은 물리적 기상 증착과 비교하여 단차 피복성(step coverage), 대칭성, 및 웨이퍼 내에서의 균일성을 보다 양호하게 할 수 있다.
도 5에 도시된 바와 같이, 구리(22)로 전체 구조를 채워, 트렌치와 비아의 충전이 달성될 수 있다. 일부 실시예들에서는 이중 다마신 도금 프로세스가 사용될 수 있다. 이것은 전기 도금 또는 다른 충전 기술을 사용하여 수행될 수 있다.
구리(22)는 CMP 또는 임의의 다른 평탄화 기술을 사용하여 웨이퍼 필드로부터 제거될 수 있고, 그 결과 도 6에 도시된 평탄한 표면이 된다. 따라서, 한쌍의 구리 금속 라인들(22a, 22b)은 유전체 분리기(14)의 어느 일측에 형성될 수 있다. 이러한 단게들은 임의 수의 층들에 대해 반복될 수 있다.
본 발명의 일부 실시예들에서는, 귀금속을 사용함으로써 확산 배리어의 산화가 감소된다. 이것은 인-시츄 시드층을 제공할 필요없이 달성될 수 있다. 귀금속 확산 배리어는 일부 실시예들에서 구리 시드를 필요로 하지 않고 배리어 상에 직접적인 도금을 가능케하기에 충분한 도전성을 가진다. 산화되지 않는 귀금속 확산 배리어는 중간 접착층을 사용하지 않고 도금된 구리와 하부에 있는 벌크 배리어 재료 사이의 접착성을 향상시킬 수 있고 몇몇 응용에서는 구리 도금 툴의 배리어로부터 자연 금속 산화물을 제거할 필요성을 감소시킬 수 있다. 귀금속 확산 배리어 두께는 CMP 또는 저압 CMP를 사용하여 웨이퍼의 필드로부터 배리어 재료를 제거할 수 있을 정도로 박형일 수 있다.
단일 배리어 재료 프로세스를 사용함으로써, 몇몇 실시예들에서는 툴 처리량(tool throughput)이 증가될 수 있고 집적도(integration) 문제가 감소될 수 있다. 또한, 일부 실시예들에서는 접착성을 향상시키기 위해 구리 도금 전에 배리어 재료를 우선 에칭할 필요성이 감소될 수 있다. 또한, 일부 실시예들에서는, 배리어 표면을 화학적으로 활성화시킬 필요성이 감소될 수 있기 때문에 프로세스 단계를 줄이고, 프로세스 비용을 낮추고, 재생(reclamation) 및/또는 환경 문제점을 완화시킬 수 있다.
물리적 기상 증착, 화학적 기상 증착, 및 원자층 퇴적을 사용하는 귀금속들의 퇴적은 공지되어 있다. 예를 들어 Ru(EtCp)2를 사용하는 루테늄의 퇴적은 Y. Matsui 등의 Electro. And Solid-State Letters, 5, C18 (2002)에 기술되어 있다. [RuC5H5(CO)2]2,3을 사용하는 루테늄의 퇴적은 K.C. Smith 등의 Thin Solid Films, v376, p.73(Nov. 2000)에 기술되어 있다. Ru-tetramethylhentane dionate and Ru(CO)6을 사용하는 루테늄의 퇴적은 http://thinfilm.snu.ac.kr/research/electrode.htm에 기술되어 있다. dicarbonyl(2,4-pentanedionato)rhodium(I)를 사용하는 루테늄의 퇴적은 A. Etspuler and H. Suhr, Appl. Phys. A, vA48, p.373(1989)에 기술되어 있다.
Mo(Co)6을 사용하는 몰리브덴의 퇴적은 K.A. Gesheva와 V. Abrosimova의, Bulg. J.의 Phys., v19, p.78(1992)에 기술되어 있다. MoF6을 사용하는 몰리브덴의 퇴적은 D.W. Woodruff와 R.A. Sanchez-Martinez의 Proc. of the 1986 Workshop of the Master. Res. Soc., p.207(1987)에 기술되어 있다. Os(hexafluoro-2-butyne)(CO)4를 사용하는 오스뮴의 퇴적은 Y. Senzaki 등의 Proc. of the 14th Inter. Conf. And EUROCVD-11, p. 933(1997)에 기술되어 있다. 팔라듐의 퇴적은, 1, 1, 1, 5, 5, 5-hexafluoro-2, 4-pentanedionato palladium(II)를 사용하는 V. Bhaskaran의 Chem. Vap. Dep., v3, p.85(1997) 및 allylcyclopentadienyl palladium complex를 사용하는 E. Feurer와 H. Suhr의 Thin Solid Films, v157, p. 81(1998)에 기재되어 있다.
백금의 퇴적은, Pt(PF3)4를 사용하는 M.J. Rand의 J. Electro. Soc., v122, p.811(1975) 및 J.M. Morabito와 M.J. Rand의 Thin Solid Films, v22, p.293(1974), ((MeCp)PtMe3)을 사용하는 Journal of the Korean Physical Society, Vol. 33, November 1998, pp. S148-S151, 및 ((MeCp)PtMe3))을 사용하는 Z. Xue, H. Thridandam, H.D. Kaesz와 R.F. Hicks의 Chem. Mater. 1992, 4, 162에 기술되어 있다.
금의 퇴적은 디메틸(1, 1, 1, 5, 5, 5-hexafluoroaminopenten-2-onato)Au(III)을 사용하는 H. Uchida 등의 Gas Phase and Surf. Chem. of Electro. Mater. Proc. Symp., p. 293 (1994) 및 H. Sugawara 등의 Nucl. Instrum. and Methods in Physics Res., Section A, v228, p. 549(1985)에 기술되어 있다. (Cyclooctadiene)Iridium(hexafluoro-acetylacetonate)를 사용하는 이리듐의 퇴적이 기술되었다. 귀금속들은 기본적인 전기도금조 구리 시드 도금에 이어 산성의 전기도금조 구리 벌크 도금을 포함하는 2단계 도금 프로세스들을 사용하여 탄탈륨 질화물 상에서 직접 도금될 수 있다.
도 7을 참조하면, 본 발명의 다른 실시예에 따르면, 도 1에 도시된 구조는 물리적 기상 증착, 화학적 기상 증착, 원자층 퇴적, 또는 다른 방법들을 사용하여 산화가능한 구리 확산 배리어(30)로 피복될 수 있다. 적합한 산화가능한 배리어 재료들은 Ta(N), 텅스텐, TiN, TiNSi, 코발트, 및 니켈을 포함한다.
화학적 기상 증착 또는 원자층 퇴적 접근법을 사용하는 경우, 몇몇 실시예들에서는 입력되는 반응 가스들을 변경함으로써 주위의 유전체 재료에 대한 접착성을 향상시키도록 박형의 질화물 또는 산화물 배리어층이 성장될 수 있다. 그 후 벌크 배리어 합성물(composition)이 성장될 수 있고, 원한다면, 그 합성물은 개별적인 프리커서(precursor) 흐름 속도, 펄스 횟수(원자층 퇴적에 대해), 및 캐리어 가스에 대한 입력되는 분압들을 변경함으로써 배리어 두께에 걸쳐 변경될 수 있다. 화학적 기상 증착 및/또는 원자층 퇴적 방법들은 일부 경우에 있어서 물리적 기상 증착 접근법에 비해 단차 피복성(step coverage), 대칭성, 및 웨이퍼 내에서의 균일성이 우수할 수 있다.
이어서 도 8을 참조하면, 두가지의 예로서 화학적 기상 증착 또는 원자층 퇴적을 사용하여 박형의 귀금속 캡(32)이 퇴적되어 단차 피복성을 항상시키고, 얇은 두께의 연속적인 캡핑막을 제공하여 웨이퍼 필드 내의 배리어/캡의 후속적인 화학적 기계적 평탄화를 가능하게 한다.
이어서, 구리층(22)이 퇴적 및 평탄화되어 도 9에 도시된 결과가 실현된다. 구리 금속 라인(22a, 22b)은 유전체 분리기(14)의 어느 일측에 형성된다. 상기 도시된 단계들은 임의 개수의 상호접속층들에 대해 반복될 수 있다.
일부 실시예들에서는, 진공을 깨지 않고 구리 확산 배리어 상에 박형의 귀금속 캡핑막이 퇴적될 수 있다. 박형의 금속 캡핑막은 외부에 노출되는 경우 자연 산화물층을 형성하지 않을 수 있다. 금속 캡핑막의 두께는 구리의 화학적 기계적 연마로 인해 웨이퍼 필드로부터 배리어를 완전히 제거할 정도로 충분히 박형일 수 있다. 샌드위치된 구리 확산 배리어 스택(stack)은 구리 시드가 필요없이 배리어 상에 직접 도금을 가능하게 할만큼 충분히 도전성이 있을 수 있다. 산화되지 않는 귀금속 캡은 도금된 구리와 아래에 있는 벌크 배리어 재료 사이의 접착성을 향상시킬 수 있고 구리 도금 툴의 배리어로부터 자연 금속 산화물층을 제거할 필요성을 감소시킨다.
도 10 및 도 11을 참조하면, 구리 라인(22a, 22b)과 같은 구리 라인들은 귀금속에 의해 더 보호될 수 있다. 일 실시예에서, 루테늄 무전해조 합성물들은 귀금속들로 구리 라인들을 캡핑하는데 사용될 수 있다.
루테늄 무전해조 합성물들은 루테늄 염화물(ruthenium chloride), 루테늄 니트로실 수화물(ruthenium nitrosyl hydrate) 등과 같은 루테늄 수용성 화합물, 에틸렌 디아민 테트라아세트산(ethylene diamine tetraacetic acid), 에틸렌 디아민(ethylene diamine), 트리에탄올 아민(triethanol amine), 주석산(tartaric acid) 등과 같은 혼합제(complexing agents), 보로하이드레이트(borohydrate), 디메틸 아민 보란 화합물(dimethyl amine borane complex), 하이드라진 하이드레이트(hydrazine hydrate) 등과 같은, 루테늄을 환원시키기 위한 환원제, 및 포타슘이나 소디움 하이드록시드(sodium hydroxide), 테트라메틸 암모늄 하이드록시드(tetramethyl ammonium hydroxide) 등과 같은 pH 조절기를 포함할 수 있다.
도 10에 도시된 바와 같이, 귀금속 캡핑층(34a)은 다마신 구리 라인(22a, 22b)의 상부에 형성될 수 있다. 귀금속의 접촉 변위(contact displacement) 및/또는 구리 표면 상에서의 촉매이고 귀금속들을 환원시키기 위한 촉매인 환원제 용액 내의 전처리로 구리를 활성화시키기 위해 구리 표면들이 전처리될 수 있다. 적합한 환원제 용액들의 예는 루테늄, 로듐, 백금, 팔라듐, 금, 및 은에 대한 DMAB(dimethyl amine borane) 또는 보로하이드레이트(borohydrate)를 포함한다. 전처리에 이어 다마신 구리 라인들(22)의 상부에 선택적으로 귀금속들의 무전해 도금을 행할 수 있다.
도 11을 참조하면, 라인(22c, 22d)과 같은 후속 라인들이 라인(22a, 22b)의 상부에, 특히 층(34a)의 상부에 형성될 수 있다. 이어서, 동일한 기술에 의해 구리 라인들(22c, 22d)의 상부에 캡핑층(34b)이 형성될 수 있다. 일부 실시예에서 층(34b)은 또한 무전해(EL) 션트(shunt)로서 작용할 수 있다.
본 발명의 일 실시예에 따르면, 루테늄 도금 용액은 15-60 ℃, 및 약 10 - 약 13의 pH에서 1-10 그램/리터의 루테늄(III), 20-100 그램/리터의 에틸렌 디아민 테트라아세트산(ethylene diamine tetraacetic acid), 100-200 그램/리터의 포타슘 하이드록시드(potassium hydroxide), 1-10 그램/리터의 DMAB을 포함할 수 있다.
처음에, 구리 라인(22a, 22b)의 구리 표면은, 구리 표면에서 촉매이고 귀금속들을 환원시키는 촉매인 환원제 용액에서의 전처리 및/또는 귀금속들의 접촉 변위 퇴적에 의해 구리 라인들을 활성화시키도록 전처리될 수 있다. 이어서 다마신 구리 라인들의 상부에 선택적으로 귀금속들의 무전해 도금을 행할 수 있다. 루테늄 이외에, 로듐, 백금, 팔라듐, 금, 또는 은이 퇴적될 수 있는 귀금속들의 추가 예들이다. 다음 유전체층(12)이 형성되고 유전체층은 화학적 기계적 연마를 사용하여 평탄화될 수 있다. 포토레지스트층이 형성될 수 있고 비아들 또는 트렌치들이 앞서와 같이 패터닝될 수 있다.
2가지 예로서, HF 또는 아민계 화학물로 층간 유전체(12)를 에칭한 후 웨트 또는 드라이 클리닝을 행할 수 있다. 이 단계들은 각 층간 유전체에 대해 반복될 수 있다. 선택적으로, EL 션트층 퇴적후에 어닐(anneal)을 행하여 EL 션트 미세구조를 안정화시키고 층으로부터 H2를 용이하게 제거할 수 있다.
본 발명은 한정된 수의 실시예들에 대해 기술되었지만, 본 기술분야에 숙련된자들은 그로부터의 수많은 변경 및 변화를 이해할 것이다. 첨부된 특허청구범위는 본 발명의 진정한 정신 및 범위 내에 있는 모든 변경 및 변화를 포함하도록 의도된다.

Claims (31)

  1. 구리 금속 라인을 형성하는 단계; 및
    상기 라인에 대한 귀금속을 포함하는 확산 배리어를 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    유전체를 형성하는 단계;
    접착력 향상층(adhesion promoting layer)으로 상기 유전체를 덮는 단계; 및
    상기 접착력 향상층 위에 귀금속층을 형성하는 단계
    를 포함하는 방법.
  3. 제1항에 있어서,
    산화가능한 확산 배리어를 형성하는 단계; 및
    귀금속으로 상기 확산 배리어를 덮는 단계
    를 포함하는 방법.
  4. 제1항에 있어서,
    화학적 기상 증착을 사용하여 상기 귀금속을 퇴적하는 단계를 포함하는 방법.
  5. 제1항에 있어서,
    원자층 퇴적(atomic layer deposition)을 사용하여 상기 귀금속을 퇴적하는 단계를 포함하는 방법.
  6. 제1항에 있어서,
    상기 구리 금속 라인 상에 귀금속을 피복하는 단계를 포함하는 방법.
  7. 제1항에 있어서,
    상기 귀금속 확산 배리어 위에 상기 구리 금속 라인을 형성하는 단계를 포함하는 방법.
  8. 제1항에 있어서,
    다마신 프로세스(damascene process)를 사용하여 상기 금속 라인을 형성하는 단계를 포함하는 방법.
  9. 제1항에 있어서,
    루테늄 도금 용액(ruthenium plating solution)을 사용하여 구리 라인 위에 귀금속 캡(cap)을 형성하는 단계를 포함하는 방법.
  10. 제9항에 있어서,
    약 10 내지 약 13의 pH를 갖는 용액을 형성하는 단계를 포함하는 방법.
  11. 반도체 구조체로서,
    구리 금속 라인; 및
    상기 구리 금속 라인과 관련된 귀금속을 포함하는 확산 배리어
    를 포함하는 반도체 구조체.
  12. 제11항에 있어서,
    상기 확산 배리어는 귀금속층에 의해 도포된 접착력 향상층(adhesion promotion layer)을 포함하는 반도체 구조체.
  13. 제11항에 있어서,
    상기 확산 배리어는 귀금속이 도포된 산화가능한 확산 배리어를 포함하는 반도체 구조체.
  14. 제13항에 있어서,
    상기 산화가능한 확산 배리어는 탄탈륨, 텅스텐, 티타늄, 코발트, 및 니켈을 포함하는 재료들의 그룹으로부터 선택된 재료를 포함하는 반도체 구조체.
  15. 제11항에 있어서,
    상기 귀금속은 백금, 금, 팔라듐, 오스뮴(osmium), 루테늄, 로듐(rhodium), 몰리브덴, 및 이리듐을 포함하는 그룹으로부터 선택되는 반도체 구조체.
  16. 제11항에 있어서,
    상기 구리 라인 위에 형성된 귀금속 캡을 포함하는 반도체 구조체.
  17. 제16항에 있어서,
    상기 캡은 루테늄을 포함하는 반도체 구조체.
  18. 제11항에 있어서,
    상기 확산 배리어는 상기 금속 라인 아래에 있는 반도체 구조체.
  19. 제11항에 있어서,
    상기 확산 배리어는 상기 금속 라인 위에 있는 반도체 구조체.
  20. 제19항에 있어서,
    상기 구리 라인 위에 제2 확산 배리어가 형성되고 상기 제2 확산 배리어 위에 제2 구리 라인이 형성되는 반도체 구조체.
  21. 구리 라인의 상부에 귀금속층을 형성하는 단계
    를 포함하는 방법.
  22. 제21항에 있어서,
    루테늄 무전해조(ruthenium electroless bath)를 사용하여 상기 귀금속층을 형성하는 단계를 포함하는 방법.
  23. 제22항에 있어서,
    약 10 내지 약 13의 조(bath) pH를 사용하는 단계를 포함하는 방법.
  24. 제22항에 있어서,
    루테늄 수용액인 적어도 하나의 화합물(compound)을 함유하는 조 합성물(bath composition)을 형성하는 단계를 포함하는 방법.
  25. 제21항에 있어서,
    상기 구리 라인에서 구리를 활성화시키기 위해 전처리하는 단계를 포함하는 방법.
  26. 반도체 구조체로서,
    구리 금속 라인; 및
    상기 라인 위에 형성된 캡핑층
    을 포함하는 반도체 구조체.
  27. 제26항에 있어서,
    상기 캡핑층은 루테늄을 포함하는 반도체 구조체.
  28. 제26항에 있어서,
    상기 캡핑층과 상기 구리 라인 위에 형성된 제2 금속 라인을 포함하는 반도체 구조체.
  29. 제26항에 있어서,
    상기 구리 라인은 귀금속 함유층 위에 형성되는 반도체 구조체.
  30. 제29항에 있어서,
    상기 귀금속 함유층은 접착력 향상층 위에 형성되는 반도체 구조체.
  31. 제29항에 있어서,
    상기 귀금속 함유층은 산화가능한 확산 배리어 위에 형성되는 반도체 구조체.
KR1020057007676A 2002-10-31 2003-10-23 구리 확산 배리어의 형성 KR100712168B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/284,576 US7279423B2 (en) 2002-10-31 2002-10-31 Forming a copper diffusion barrier
US10/284,576 2002-10-31

Publications (2)

Publication Number Publication Date
KR20050074977A true KR20050074977A (ko) 2005-07-19
KR100712168B1 KR100712168B1 (ko) 2007-04-27

Family

ID=32174898

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057007676A KR100712168B1 (ko) 2002-10-31 2003-10-23 구리 확산 배리어의 형성

Country Status (6)

Country Link
US (2) US7279423B2 (ko)
EP (1) EP1568078A1 (ko)
KR (1) KR100712168B1 (ko)
CN (1) CN100490114C (ko)
AU (1) AU2003284900A1 (ko)
WO (1) WO2004042815A1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735481B1 (ko) * 2005-12-09 2007-07-03 동부일렉트로닉스 주식회사 구리 배선 구조 및 그 형성 방법
KR100832704B1 (ko) * 2006-12-21 2008-05-28 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
KR100895811B1 (ko) * 2006-08-31 2009-05-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR20140100443A (ko) * 2013-02-05 2014-08-14 램 리써치 코포레이션 쓰루 실리콘 비아 금속화

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7279423B2 (en) * 2002-10-31 2007-10-09 Intel Corporation Forming a copper diffusion barrier
US7825516B2 (en) * 2002-12-11 2010-11-02 International Business Machines Corporation Formation of aligned capped metal lines and interconnections in multilevel semiconductor structures
KR100519169B1 (ko) * 2003-05-09 2005-10-06 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
US7883739B2 (en) 2003-06-16 2011-02-08 Lam Research Corporation Method for strengthening adhesion between dielectric layers formed adjacent to metal layers
US7300860B2 (en) 2004-03-30 2007-11-27 Intel Corporation Integrated circuit with metal layer having carbon nanotubes and methods of making same
JP4815603B2 (ja) * 2004-06-04 2011-11-16 国立大学法人山梨大学 超臨界流体又は亜臨界流体を用いた酸化物薄膜、又は金属積層薄膜の成膜方法、及び成膜装置
JP4224434B2 (ja) * 2004-06-30 2009-02-12 パナソニック株式会社 半導体装置及びその製造方法
WO2006020565A2 (en) * 2004-08-09 2006-02-23 Blue29, Llc Barrier layer configurations and methods for processing microelectronic topographies having barrier layers
US20060063379A1 (en) * 2004-09-17 2006-03-23 Dory Thomas S Forming a combined copper diffusion barrier and seed layer
US7435679B2 (en) 2004-12-07 2008-10-14 Intel Corporation Alloyed underlayer for microelectronic interconnects
KR100613388B1 (ko) * 2004-12-23 2006-08-17 동부일렉트로닉스 주식회사 다마신법을 이용한 구리 배선층을 갖는 반도체 소자 및 그형성 방법
US7422979B2 (en) * 2005-03-11 2008-09-09 Freescale Semiconductor, Inc. Method of forming a semiconductor device having a diffusion barrier stack and structure thereof
DE102005023122A1 (de) * 2005-05-19 2006-11-23 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Schichtstapel und Verfahren
KR100729126B1 (ko) * 2005-11-15 2007-06-14 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 및 그 형성 방법
US8222746B2 (en) * 2006-03-03 2012-07-17 Intel Corporation Noble metal barrier layers
US7276796B1 (en) * 2006-03-15 2007-10-02 International Business Machines Corporation Formation of oxidation-resistant seed layer for interconnect applications
US20080124484A1 (en) * 2006-11-08 2008-05-29 Asm Japan K.K. Method of forming ru film and metal wiring structure
US20080113508A1 (en) * 2006-11-13 2008-05-15 Akolkar Rohan N Method of fabricating metal interconnects using a sacrificial layer to protect seed layer prior to gap fill
WO2008084867A1 (ja) * 2007-01-10 2008-07-17 Nec Corporation 半導体装置及びその製造方法
KR100980039B1 (ko) 2008-02-01 2010-09-06 포항공과대학교 산학협력단 확산 방지막의 제조방법과 이에 의한 확산 방지막
KR101088813B1 (ko) 2008-07-25 2011-12-01 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그 형성방법
US7776743B2 (en) * 2008-07-30 2010-08-17 Tel Epion Inc. Method of forming semiconductor devices containing metal cap layers
US7871929B2 (en) * 2008-07-30 2011-01-18 Tel Epion Inc. Method of forming semiconductor devices containing metal cap layers
US8013446B2 (en) * 2008-08-12 2011-09-06 International Business Machines Corporation Nitrogen-containing metal cap for interconnect structures
US20100055422A1 (en) * 2008-08-28 2010-03-04 Bob Kong Electroless Deposition of Platinum on Copper
US7998859B2 (en) * 2008-09-25 2011-08-16 Enthone Inc. Surface preparation process for damascene copper deposition
US8823176B2 (en) * 2008-10-08 2014-09-02 International Business Machines Corporation Discontinuous/non-uniform metal cap structure and process for interconnect integration
US20100084766A1 (en) 2008-10-08 2010-04-08 International Business Machines Corporation Surface repair structure and process for interconnect applications
US20110045171A1 (en) * 2009-08-19 2011-02-24 International Business Machines Corporation Multi-Step Method to Selectively Deposit Ruthenium Layers of Arbitrary Thickness on Copper
US8921228B2 (en) * 2011-10-04 2014-12-30 Imec Method for selectively depositing noble metals on metal/metal nitride substrates
US20140170328A1 (en) * 2012-12-14 2014-06-19 Noram Engineering And Constructors Ltd. Electroless plating of ruthenium and ruthenium-plated products
CN103325729A (zh) * 2013-06-16 2013-09-25 复旦大学 一种铜互连结构制备方法
US10304773B2 (en) * 2015-10-21 2019-05-28 International Business Machines Corporation Low resistance contact structures including a copper fill for trench structures
US9960240B2 (en) 2015-10-21 2018-05-01 International Business Machines Corporation Low resistance contact structures for trench structures
US9721889B1 (en) * 2016-07-26 2017-08-01 Globalfoundries Inc. Middle of the line (MOL) metal contacts
US10914008B2 (en) * 2018-09-27 2021-02-09 Imec Vzw Method and solution for forming interconnects
WO2023120318A1 (ja) * 2021-12-24 2023-06-29 東京エレクトロン株式会社 無電解めっき液及び配線基板の製造方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE28820E (en) * 1965-05-12 1976-05-18 Chemnor Corporation Method of making an electrode having a coating containing a platinum metal oxide thereon
US3668003A (en) * 1969-11-26 1972-06-06 Cirkitrite Ltd Printed circuits
JPS5934784B2 (ja) 1982-10-29 1984-08-24 工業技術院長 ルテニウムの無電解メツキ浴
KR100227786B1 (ko) * 1996-09-16 1999-11-01 정선종 고밀도 양자 세선 제조 방법
US6130161A (en) * 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
US6346741B1 (en) * 1997-11-20 2002-02-12 Advanced Technology Materials, Inc. Compositions and structures for chemical mechanical polishing of FeRAM capacitors and method of fabricating FeRAM capacitors using same
US6162365A (en) * 1998-03-04 2000-12-19 International Business Machines Corporation Pd etch mask for copper circuitization
JP3116897B2 (ja) * 1998-03-18 2000-12-11 日本電気株式会社 微細配線形成方法
US6565729B2 (en) * 1998-03-20 2003-05-20 Semitool, Inc. Method for electrochemically depositing metal on a semiconductor workpiece
US6130132A (en) * 1998-04-06 2000-10-10 Taiwan Semiconductor Manufacturing Company Clean process for manufacturing of split-gate flash memory device having floating gate electrode with sharp peak
US6461675B2 (en) * 1998-07-10 2002-10-08 Cvc Products, Inc. Method for forming a copper film on a substrate
JP3137087B2 (ja) * 1998-08-31 2001-02-19 日本電気株式会社 半導体装置の製造方法
KR100275752B1 (ko) * 1998-11-18 2000-12-15 윤종용 접합 스페이서를 구비한 컨케이브 커패시터의 제조방법
US6117782A (en) * 1999-04-22 2000-09-12 Advanced Micro Devices, Inc. Optimized trench/via profile for damascene filling
US6323128B1 (en) * 1999-05-26 2001-11-27 International Business Machines Corporation Method for forming Co-W-P-Au films
US6551872B1 (en) * 1999-07-22 2003-04-22 James A. Cunningham Method for making integrated circuit including interconnects with enhanced electromigration resistance using doped seed layer and integrated circuits produced thereby
US6441492B1 (en) 1999-09-10 2002-08-27 James A. Cunningham Diffusion barriers for copper interconnect systems
US6294425B1 (en) * 1999-10-14 2001-09-25 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors by electroplating electrodes from seed layers
AU1208201A (en) 1999-10-15 2001-04-30 Asm America, Inc. Method for depositing nanolaminate thin films on sensitive surfaces
US6361823B1 (en) * 1999-12-03 2002-03-26 Atotech Deutschland Gmbh Process for whisker-free aqueous electroless tin plating
TW490718B (en) * 2000-01-25 2002-06-11 Toshiba Corp Semiconductor device and the manufacturing method thereof
US20010033020A1 (en) 2000-03-24 2001-10-25 Stierman Roger J. Structure and method for bond pads of copper-metallized integrated circuits
JP2001319928A (ja) * 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100331570B1 (ko) * 2000-06-13 2002-04-06 윤종용 전기도금법을 이용한 반도체 메모리 소자의 커패시터제조방법
US6503343B1 (en) * 2000-09-11 2003-01-07 Innovative Technology Licensing, Llc Controlled plating on reactive metals
KR100386034B1 (ko) * 2000-12-06 2003-06-02 에이에스엠 마이크로케미스트리 리미티드 확산 방지막의 결정립계를 금속산화물로 충진한 구리 배선구조의 반도체 소자 제조 방법
US6977224B2 (en) * 2000-12-28 2005-12-20 Intel Corporation Method of electroless introduction of interconnect structures
US6420189B1 (en) * 2001-04-27 2002-07-16 Advanced Micro Devices, Inc. Superconducting damascene interconnected for integrated circuit
KR100406549B1 (ko) * 2001-06-30 2003-11-22 주식회사 하이닉스반도체 지르코늄산화막을 구비하는 캐패시터의 제조 방법
US6461914B1 (en) * 2001-08-29 2002-10-08 Motorola, Inc. Process for making a MIM capacitor
US6736954B2 (en) * 2001-10-02 2004-05-18 Shipley Company, L.L.C. Plating bath and method for depositing a metal layer on a substrate
KR100805843B1 (ko) 2001-12-28 2008-02-21 에이에스엠지니텍코리아 주식회사 구리 배선 형성방법, 그에 따라 제조된 반도체 소자 및구리 배선 형성 시스템
US7008872B2 (en) * 2002-05-03 2006-03-07 Intel Corporation Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
US6649513B1 (en) * 2002-05-15 2003-11-18 Taiwan Semiconductor Manufacturing Company Copper back-end-of-line by electropolish
US7264846B2 (en) * 2002-06-04 2007-09-04 Applied Materials, Inc. Ruthenium layer formation for copper film deposition
US6830983B2 (en) * 2002-08-29 2004-12-14 Micron Technology, Inc. Method of making an oxygen diffusion barrier for semiconductor devices using platinum, rhodium, or iridium stuffed with silicon oxide
US7279423B2 (en) * 2002-10-31 2007-10-09 Intel Corporation Forming a copper diffusion barrier
US7229922B2 (en) * 2003-10-27 2007-06-12 Intel Corporation Method for making a semiconductor device having increased conductive material reliability
US7049234B2 (en) * 2003-12-22 2006-05-23 Intel Corporation Multiple stage electroless deposition of a metal layer
US7087517B2 (en) * 2003-12-24 2006-08-08 Intel Corporation Method to fabricate interconnect structures
US7001782B1 (en) * 2003-12-29 2006-02-21 Intel Corporation Method and apparatus for filling interlayer vias on ferroelectric polymer substrates
US20050147762A1 (en) * 2003-12-30 2005-07-07 Dubin Valery M. Method to fabricate amorphous electroless metal layers
US7666773B2 (en) * 2005-03-15 2010-02-23 Asm International N.V. Selective deposition of noble metal thin films

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735481B1 (ko) * 2005-12-09 2007-07-03 동부일렉트로닉스 주식회사 구리 배선 구조 및 그 형성 방법
KR100895811B1 (ko) * 2006-08-31 2009-05-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR100832704B1 (ko) * 2006-12-21 2008-05-28 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
KR20140100443A (ko) * 2013-02-05 2014-08-14 램 리써치 코포레이션 쓰루 실리콘 비아 금속화
KR20210030910A (ko) * 2013-02-05 2021-03-18 램 리써치 코포레이션 쓰루 실리콘 비아 금속화

Also Published As

Publication number Publication date
US20070298608A1 (en) 2007-12-27
US20040084773A1 (en) 2004-05-06
CN1708845A (zh) 2005-12-14
CN100490114C (zh) 2009-05-20
AU2003284900A1 (en) 2004-06-07
KR100712168B1 (ko) 2007-04-27
US8227335B2 (en) 2012-07-24
WO2004042815A1 (en) 2004-05-21
EP1568078A1 (en) 2005-08-31
US7279423B2 (en) 2007-10-09

Similar Documents

Publication Publication Date Title
KR100712168B1 (ko) 구리 확산 배리어의 형성
US7737028B2 (en) Selective ruthenium deposition on copper materials
US5969422A (en) Plated copper interconnect structure
US6713373B1 (en) Method for obtaining adhesion for device manufacture
US7694413B2 (en) Method of making a bottomless via
US8058164B2 (en) Methods of fabricating electronic devices using direct copper plating
US7799681B2 (en) Method for forming a ruthenium metal cap layer
US20040248409A1 (en) Selective metal encapsulation schemes
US20060046454A1 (en) Method for filling electrically different features
US7566661B2 (en) Electroless treatment of noble metal barrier and adhesion layer
JP2005513813A (ja) 基板上に半導体集積回路用銅配線を形成する方法
US7365011B2 (en) Catalytic nucleation monolayer for metal seed layers
KR100226742B1 (ko) 반도체 소자의 금속배선 형성 방법
US20070066081A1 (en) Catalytic activation technique for electroless metallization of interconnects
US6251781B1 (en) Method to deposit a platinum seed layer for use in selective copper plating
KR20060018838A (ko) 반도체 산업에서 사용하기 위한 3성분 물질의 무전해석출용 조성물
TW486746B (en) Method of forming a metal wiring in a semiconductor device
US6875260B2 (en) Copper activator solution and method for semiconductor seed layer enhancement
US20060063379A1 (en) Forming a combined copper diffusion barrier and seed layer
KR20070006405A (ko) 반도체 소자의 금속배선 형성방법
US20070235876A1 (en) Method of forming an atomic layer thin film out of the liquid phase
KR0161875B1 (ko) 반도체장치의 배선 형성방법
US7465652B2 (en) Method of forming a catalyst layer on the barrier layer of a conductive interconnect of a semiconductor device
KR20090113621A (ko) 증착 및 식각을 통한 반도체 소자의 금속배선 형성방법
KR20040007111A (ko) 구리 무전해 도금법을 이용한 대머신 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20170330

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180328

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee