KR20050068868A - Method of forming metal interconnect of semiconductor device - Google Patents

Method of forming metal interconnect of semiconductor device Download PDF

Info

Publication number
KR20050068868A
KR20050068868A KR1020030100684A KR20030100684A KR20050068868A KR 20050068868 A KR20050068868 A KR 20050068868A KR 1020030100684 A KR1020030100684 A KR 1020030100684A KR 20030100684 A KR20030100684 A KR 20030100684A KR 20050068868 A KR20050068868 A KR 20050068868A
Authority
KR
South Korea
Prior art keywords
layer
forming
copper
insulating film
etching
Prior art date
Application number
KR1020030100684A
Other languages
Korean (ko)
Inventor
김대영
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030100684A priority Critical patent/KR20050068868A/en
Publication of KR20050068868A publication Critical patent/KR20050068868A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 보다 자세하게는 다마신 공정에서 화학적기계적연마(chemical mechanical polishing: CMP) 공정에 따라 금속배선층 표면에 발생하는 디싱(dishing) 현상을 극복하는 방법에 관한 것이다. The present invention relates to a method for forming a metal wiring of a semiconductor device, and more particularly, to a method of overcoming dishing phenomenon occurring on the surface of a metal wiring layer by a chemical mechanical polishing (CMP) process in a damascene process. It is about.

본 발명의 상기 목적은 반도체 기판 상에 하부 금속 배선을 형성하고 상기 하부 금속배선층 위에 캡핑층을 형성하는 단계; 상기 캡핑층 상에 층간절연막을 형성하는 단계; 상기 층간절연막의 소정 부분을 식각하여 소정 형태의 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 기판의 전면에 장벽 금속층을 증착하는 단계; 상기 장벽금속층을 포함하는 트렌치 내에 구리층을 형성하는 단계; 상기 구리층을 평탄화하여 구리배선층을 형성하는 단계 및 상기 구리배선층을 포함하는 기판에 대한 기계적 세정 공정시 화학용액을 사용하여 상기 구리배선층 주변의 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법에 의해 달성된다.The object of the present invention is to form a lower metal wiring on the semiconductor substrate and forming a capping layer on the lower metal wiring layer; Forming an interlayer insulating film on the capping layer; Etching a portion of the interlayer insulating film to form a trench of a predetermined type; Depositing a barrier metal layer on a front surface of the substrate including the trench; Forming a copper layer in the trench including the barrier metal layer; Forming a copper wiring layer by planarizing the copper layer and etching the insulating film around the copper wiring layer using a chemical solution during a mechanical cleaning process for the substrate including the copper wiring layer. Is achieved by a metal wiring forming method.

따라서, 본 발명의 반도체 소자의 금속배선 형성 방법은 CMP 공정후 세정 단계에서 부드러운 재질의 브러시와 절연물질 식각용 에칭 용액을 사용하여 구리배선층 주변의 절연막을 소정깊이 만큼 제거하여 돌출된 형태의 구리배선을 형성함으로써 금속배선의 신뢰도를 향상시키고 이에 따라 소자 수율 향상에 기여할 수 있다.Therefore, in the method of forming a metal wiring of the semiconductor device of the present invention, a copper wiring having a protruding shape is removed by removing a portion of the insulating film around the copper wiring layer by a predetermined depth using a brush of soft material and an etching solution for etching an insulating material in the cleaning step after the CMP process. By forming a, it is possible to improve the reliability of the metal wiring, thereby contributing to the improvement of device yield.

Description

반도체 소자의 금속배선 형성 방법 {Method of forming metal interconnect of semiconductor device}{Method of forming metal interconnect of semiconductor device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 다마신 공정에서 화학적기계적연마 (chemical mechanical polishing: CMP) 공정에 따라 금속배선층 표면에 발생하는 디싱(dishing) 현상을 극복하는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method of overcoming dishing phenomenon occurring on a surface of a metal wiring layer by a chemical mechanical polishing (CMP) process in a damascene process. .

일반적으로, 반도체 소자 제조시 소자와 소자간 또는 배선과 배선간을 전기적으로 연결시키기 위해 금속 배선을 사용하고 있다. 이러한 금속배선의 재료로는 알루미늄(Al), 알루니늄합금 및 텅스텐(W) 등이 널리 사용되고 있다. 그러나 반도체 소자가 고집적화됨에 따라 이러한 금속들은 낮은 녹는점과 높은 비저항으로 인하여 고집적화된 반도체 소자에 더 이상 적용이 어렵게 되었다. 이러한 종래의 금속 배선을 대체하는 재료로서 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 주목을 받고 있으며, 그 중에서도 특히 비저항이 낮고 전자 이동(electro migration: EM)과 스트레스 이동(stress migration: SM)등에 대한 신뢰성이 우수하며 생산원가가 저렴한 구리 및 구리 합금이 널리 사용되고 있는 추세이다.   In general, in the manufacture of semiconductor devices, metal wires are used to electrically connect between devices and devices or between wires and wires. Aluminum (Al), aluminum alloy, tungsten (W) and the like are widely used as materials for such metallization. However, as semiconductor devices have been highly integrated, these metals are no longer applicable to highly integrated semiconductor devices due to their low melting point and high resistivity. As a material to replace the conventional metal wiring, copper (Cu), gold (Au), silver (Ag), cobalt (Co), chromium (Cr), nickel (Ni), etc., which have excellent conductivity, have attracted attention. Among them, copper and copper alloys, which have low specific resistance, excellent reliability for electron migration (EM) and stress migration (SM), and low production cost, are widely used.

이러한 구리를 이용한 배선은 주로 다마신 공정으로 형성되고 있다. 다마신 공정은 사진 공정 및 식각 공정을 통해 절연막 속에 트렌치를 형성하고 상기 트렌치에 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 도전 물질을 채워 넣은 후 필요한 배선 이외의 도전 물질을 에치백 또는 CMP 등의 방법을 이용하여 제거함으로써 트렌치 모양의 배선을 형성하는 공정이다.Wiring using such copper is mainly formed by a damascene process. In the damascene process, trenches are formed in the insulating layer through a photolithography process and an etching process, and conductive materials such as tungsten (W), aluminum (Al), and copper (Cu) are filled in the trenches, and the conductive materials other than the necessary wiring are removed. It is a process of forming trench wiring by removing using methods, such as a tooth back or CMP.

상기 다마신 공정에서, 트렌치를 완전히 매립하기 위해 충분한 두께의 도전막을 증착시킨 후에 트렌치 이외의 영역에 있는 두꺼운 도전막을 CMP 공정을 통해 연마(polishing)하게 되는데, 이때 과도 연마(over CMP)에 의해 그리고 처리 시간 단축을 위해 CMP 공정 속도를 증가시킴으로써 상기 트렌치 내의 도전막 표면이 접시 형태로 오목하게 파여지는 디싱 현상이 발생하게 된다. In the damascene process, after depositing a conductive film of sufficient thickness to completely fill the trench, the thick conductive film in the region other than the trench is polished through a CMP process, by over-CMP and By increasing the CMP process speed to shorten the processing time, dishing phenomenon occurs in which the surface of the conductive film in the trench is recessed in the shape of a plate.

도 1은 다마신 공정에서 CMP 공정 완료 후 디싱 현상이 발생한 구리 배선의 모습을 보여준다. 이처럼 디싱 현상이 발생한 구리 배선 위에 산화막 (또는 구리 금속층)을 증착할 경우에는 토폴로지(topology)가 생성되어 후속 사진 공정에 영향을 주게 된다. 또한, 디싱 현상이 발생한 구리 배선은 상부 구리 금속 비아와 제대로 연결되지 않아 전기가 통하지 않게 되거나 저항이 높아져서 소자 신뢰성에 영향을 주게 된다. 더 나아가, 디싱 현상이 심할 경우에는 구리 배선이 상부 금속층과 연결이 되지 않아 소자 수율 저하를 유발할 수도 있다.Figure 1 shows the appearance of copper wiring dishing occurs after the completion of the CMP process in the damascene process. When the oxide film (or copper metal layer) is deposited on the copper wiring in which the dishing occurs, a topology is generated, which affects the subsequent photographic process. In addition, the dished copper wiring is not properly connected to the upper copper metal vias, so that the electrical conduction or resistance is increased, thereby affecting device reliability. In addition, when the dishing is severe, copper wiring may not be connected to the upper metal layer, which may cause a decrease in device yield.

현재, 상기와 같은 문제점을 유발하는 디싱 현상을 줄이기 위해 다단계 연마 (multi-step polising) 방법이나 또는 분자량 100 이상의 고분자성 유기 화합물을 함유한 연마제를 사용하여 디싱을 방지하는 연마 방법을 실시하고는 있지만 상기 디싱 현상을 완벽하게 제거하지는 못하고 있는 실정이다. At present, in order to reduce dishing which causes the above problems, multi-step polishing or polishing method using an abrasive containing a polymer organic compound having a molecular weight of 100 or more is used. The dishing is not completely eliminated.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로 다마신 공정에서 CMP 공정에 의해 접시 모양으로 오목하게 파여진 구리배선의 모양을 식각 용액을 동시에 사용하는 세정 공정을 통해 돌출된 형태로 바꾸어 줌으로써 금속배선의 저항을 개선시켜 안정된 금속배선 신뢰도를 확보하는 데 그 목적이 있다. Therefore, the present invention is to solve the problems of the prior art as described above protruded through the cleaning process using the etching solution at the same time the shape of the copper wiring concave in the plate shape by the CMP process in the damascene process. The purpose of the present invention is to improve the resistance of metal wiring and to secure stable metal wiring reliability.

본 발명의 상기 목적은 반도체 기판 상의 하부 금속배선층 위에 캡핑층을 형성하는 단계; 상기 캡핑층 위에 절연막을 형성하고 상기 절연막의 소정 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 기판의 전면에 장벽금속층을 증착하는 단계; 상기 장벽금속층을 포함하는 트렌치 내에 구리층을 형성하는 단계; CMP 공정을 수행하여 상기 구리층을 평탄화하여 구리배선층을 형성하는 단계 및 상기 구리배선층을 포함하는 기판 표면에 대한 기계적 세정 공정시 브러시와 화학용액을 이용하여 구리배선층 주변의 절연막을 식각하는 단계를 포함하여 이루어진 반도체 소자의 금속배선 형성 방법에 의해 달성된다. The object of the present invention is to form a capping layer on the lower metallization layer on the semiconductor substrate; Forming an insulating layer on the capping layer and etching a predetermined portion of the insulating layer to form a trench; Depositing a barrier metal layer on an entire surface of the substrate including the trench; Forming a copper layer in the trench including the barrier metal layer; Performing a CMP process to planarize the copper layer to form a copper wiring layer, and etching the insulating film around the copper wiring layer using a brush and a chemical solution during a mechanical cleaning process for the substrate surface including the copper wiring layer. Is achieved by a metal wiring forming method of a semiconductor device.

또한, 본 발명의 상기 목적은 상기 브러시를 이용하는 세정 공정 후에 미세입자와 금속성 오염물질을 제거하기 위한 배쓰-타입 세정 공정시 화학용액을 사용하여 상기 구리배선 주변의 절연막을 추가로 식각하는 단계를 더 포함하여 이루어진 반도체 소자의 금속 배선 형성 방법에 의해 달성된다.In addition, the object of the present invention further comprises the step of further etching the insulating film around the copper wiring using a chemical solution in the bath-type cleaning process for removing fine particles and metallic contaminants after the cleaning process using the brush. It is achieved by the metal wiring formation method of the semiconductor element which comprised.

본 발명은 싱글 또는 듀얼 다마신 공정에서, 구리배선층에 대한 CMP 공정이 완료된 후 웨이퍼 세정을 실시할 때, 부드러운(soft) 재질의 브러시(brush)를 사용하는 기계적 세정과 동시에 절연막을 식각할 수 있는 화학용액을 기판 상에 뿌려주면서 구리 배선 주변의 절연막을 소정 깊이만큼 식각함으로써 접시형태로 파여진 구리 배선층을 돌출된 형태로 만들어 준다.In the single or dual damascene process, when the wafer is cleaned after the CMP process for the copper wiring layer is completed, the insulating film can be etched simultaneously with mechanical cleaning using a soft brush. Spraying the chemical solution on the substrate to etch the insulating film around the copper wiring by a predetermined depth to make the copper wiring layer, which is dug into a plate shape to protrude.

이하 도면을 참조하여 본 발명에 대하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도이다.2A to 2G are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

먼저, 도 2a에 도시한 바와 같이 반도체 기판(20) 상의 절연층(21) 내에 하부 금속배선 형성용 트렌치를 형성하고 상기 트렌치 내에 구리(Cu), 텅스텐(W), 알루미늄(Al) 중에 어느 하나를 매립하여 하부 금속배선(22)을 형성한다.First, as shown in FIG. 2A, a trench for forming a lower metal wiring is formed in the insulating layer 21 on the semiconductor substrate 20, and any one of copper (Cu), tungsten (W), and aluminum (Al) is formed in the trench. Buried to form a lower metal wiring 22.

이어 도 2b에 도시한 바와 같이 상기 하부금속배선 상에 캡핑층(capping layer)(23)을 증착하고 상기 캡핑층(23) 상에 층간절연막(intermetal dielectric: IMD)(24)을 형성한다.Subsequently, as shown in FIG. 2B, a capping layer 23 is deposited on the lower metal wiring, and an intermetal dielectric (IMD) 24 is formed on the capping layer 23.

도 2c에 도시한 바와 같이, 상기 층간 절연막을 선택적으로 식각하여 콘택홀 및 상부 금속배선용 트렌치(T)를 형성한다. 이어서, 클리닝(cleaning) 공정을 통해 상기 트렌치(T) 내부에 잔존하는 폴리머(polymer)를 제거한다.As shown in FIG. 2C, the interlayer insulating layer is selectively etched to form a contact hole and an upper metal wiring trench T. As shown in FIG. Subsequently, a polymer remaining in the trench T is removed by a cleaning process.

도 2d 및 2e와 관련하여, 트렌치(T)의 세정 후 상기 트렌치(T)를 포함한 기판의 전면에 배리어금속층(25)를 증착한다. 상기 배리어금속층은 약 25 내지 400Å의 두께를 가지도록 형성되어진다. 이어서, 배리어금속층(25)이 증착된 트렌치 및 기판의 전면에 상기 트렌치를 완전히 매립할 수 있을 정도의 두께로 구리층(26)을 증착한다. 2D and 2E, a barrier metal layer 25 is deposited on the entire surface of the substrate including the trench T after the trench T is cleaned. The barrier metal layer is formed to have a thickness of about 25 to 400 kPa. Subsequently, the copper layer 26 is deposited to a thickness such that the trench can be completely embedded in the trench and the barrier metal layer 25.

도 2f와 관련하여, 구리층(26)의 증착 후 CMP 공정을 실시하여 상기 층간절연막(24)의 표면이 노출될 때까지 상기 구리층(26) 및 베리어 금속층(25)을 연마한다. 이에 따라 트렌치(T)내에 구리배선층(26a)이 형성된다. 이때, 상기 트렌지 영역을 제외한 영역의 상부에 형성된 구리층(26) 및 베리어 금속층(25)을 완전히 제거하기 위해 과도한 연마가 이루어지게 되는데, 이로 인해 도 2f에 도시된 바와 같이 상기 트렌치를 매립하고 있는 구리배선층의 상부에 디싱(dishing) 현상이 발생하여 구리배선층(26a) 표면이 접시 모양처럼 오목하게 파여지게 된다. 이처럼 접시 형상으로 파여진 구리배선층(26a)은 후속되는 포토공정에 영향을 미칠 뿐만 아니라 상부 금속배선 및 비아와 잘 연결되지 않아 단락을 유발하거나 저항을 높여 소자 신뢰도에 악영향을 미치게 된다. 2F, after the deposition of the copper layer 26, a CMP process is performed to polish the copper layer 26 and the barrier metal layer 25 until the surface of the interlayer insulating layer 24 is exposed. As a result, a copper wiring layer 26a is formed in the trench T. At this time, excessive polishing is performed to completely remove the copper layer 26 and the barrier metal layer 25 formed on the upper portion of the region excluding the trench region, thereby filling the trench as shown in FIG. 2F. A dishing phenomenon occurs on the upper copper wiring layer so that the surface of the copper wiring layer 26a is recessed like a dish. The plated copper wiring layer 26a not only affects the subsequent photo process but also is not well connected to the upper metal wiring and vias, causing short circuit or increasing resistance, thereby adversely affecting device reliability.

이어서, 상기 CMP 공정의 완료 후 웨이퍼 세정(wafer cleaning)을 실시한다. 상기 세정 공정은 미세입자들을 제거하기 위한 브러시를 사용하는 기계적 세정과 잔여 미세입자 및 금속성 오염물질을 제거하기 위한 화학용액을 이용한 베쓰 타입(bath-type) 세정으로 이루어진다. 상기 단계들은 세정 조건에 따라 반복적으로 수행될 수도 있다. Subsequently, wafer cleaning is performed after completion of the CMP process. The cleaning process consists of mechanical cleaning using a brush to remove fine particles and bath-type cleaning using a chemical solution to remove residual fine particles and metallic contaminants. The steps may be performed repeatedly depending on the cleaning conditions.

먼저, 기계적 세정 공정에서 부드러운 재질의 브러시를 사용하여 연마된 구리층(26) 표면의 미세 입자들을 제거하면서 동시에 상기 기판 위에 절연막을 식각할 수 있는 화학용액을 뿌려주어 구리배선층(26a) 주변의 층간절연막(24)을 소정의 깊이 만큼 식각한다. 이때 사용되는 화학용액은 절연막을 식각할 수 있는 용액이라면 특별히 한정되지 않으며, 바람직하게는 불산(HF), 희석불산(DHF), TMAF(tetramethylammonium fluoride tetrahydrate) 등이 사용된다. 상기 화학용액과 브러시를 사용한 기계적 세정 공정에 의해 구리배선층(26a) 주변의 층간절연막(24)이 소정 깊이 만큼 제거됨으로써 도 2g에 도시된 바와 바와 같이 돌출된 형태의 구리배선층(26a)이 형성된다.First, in the mechanical cleaning process, a fine brush is removed using a soft brush to remove fine particles from the surface of the copper layer 26, and at the same time, a chemical solution for etching an insulating film is sprayed on the substrate to form an interlayer around the copper wiring layer 26a. The insulating film 24 is etched by a predetermined depth. The chemical solution used is not particularly limited as long as it is a solution capable of etching the insulating film, preferably hydrofluoric acid (HF), dilute hydrofluoric acid (DHF), tetramethylammonium fluoride tetrahydrate (TMAF), and the like. By the mechanical cleaning process using the chemical solution and the brush, the interlayer insulating film 24 around the copper wiring layer 26a is removed by a predetermined depth, thereby forming a copper wiring layer 26a having a protruding shape as shown in FIG. 2G. .

본 발명의 또 다른 실시예로서, 상기 브러시를 사용하는 기계적 세정 공정에 이어, 잔여 미세입자 및 금속성 오염물질들을 제거하기 위한 베쓰-타입 세정 공정시에 상기 층간절연막을 추가로 식각한다. 즉, 상기 화학용액을 이용한 베쓰-타입 세정을 실시하면서 동시에 절연층 막질을 식각할 수 있는 화학용액을 사용하여 상기 구리배선층(26a) 주변의 절연막을 원하는 깊이만큼 추가로 더 식각한다. 이때, 사용되는 화학용액은 상기 기계적 세정 공정에서 사용된 절연층 식각용 화학용액과 동일하다.In another embodiment of the present invention, following the mechanical cleaning process using the brush, the interlayer insulating film is further etched in a bath-type cleaning process for removing residual fine particles and metallic contaminants. That is, the insulating film around the copper wiring layer 26a is further etched to a desired depth using a chemical solution capable of etching the insulating layer film while simultaneously performing the bath-type cleaning using the chemical solution. In this case, the chemical solution used is the same as the chemical solution for insulating layer etching used in the mechanical cleaning process.

도 3은 상기 도 2g에서 구리배선층(26a) 주변의 층간절연막(24)이 식각된 부분을 확대하여 도시한 것이다. 도 3에서 화살표 부분은 세정 공정동안 식각용액에 의해 절연막이 제거된 깊이를 나타낸다.FIG. 3 is an enlarged view of a portion where the interlayer insulating layer 24 around the copper wiring layer 26a is etched in FIG. 2G. In FIG. 3, the arrow indicates the depth at which the insulating film is removed by the etching solution during the cleaning process.

상기 미세입자 및 금속성 오염물질 제거를 위한 세정단계의 완료 후, 이어지는 후속 단계들을 위해 연마된 기판 표면을 예비세정(precleaning)한다.After completion of the cleaning step to remove the microparticles and metallic contaminants, the polished substrate surface is precleaned for subsequent steps.

이상과 같이, 부드러운 재질의 브러시 및 절연층 식각용 화학용액을 사용하여 구리배선층(26a) 주변의 층간절연막(24)을 소정 깊이 만큼 제거하여 줌으로써 주변 절연막보다 돌출된 구리배선층(26a)이 형성될 수 있다.As described above, by removing the interlayer insulating film 24 around the copper wiring layer 26a by a predetermined depth by using a soft brush and an insulating layer etching chemical solution, the copper wiring layer 26a protruding from the peripheral insulating film can be formed. Can be.

상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.

따라서, 본 발명의 반도체 소자의 금속배선 형성 방법은 CMP 공정 완료 후, 세정 단계에서 부드러운 재질의 브러시와 절연층 식각용 화학용액을 이용해 구리배선층 주변의 절연막을 소정깊이 만큼 제거하여 돌출된 형태의 구리배선을 형성함으로써 반도체 소자의 금속배선의 신뢰도를 향상시키고 이에 따라 소자 수율 향상에 기여할 수 있다.Therefore, in the method of forming a metal wiring of the semiconductor device of the present invention, after the completion of the CMP process, by removing the insulating film around the copper wiring layer by a predetermined depth using a brush of a soft material and a chemical solution for etching the insulating layer in the cleaning step, the copper of the protruding shape By forming the wiring, it is possible to improve the reliability of the metal wiring of the semiconductor device, thereby contributing to the improvement of the device yield.

도 1은 CMP 공정 완료 후 금속배선층 표면에 발생한 디싱 현상을 도시한 단면도.1 is a cross-sectional view illustrating a dishing phenomenon occurring on a surface of a metal wiring layer after completion of a CMP process.

도 2a 내지 2g는 본 발명에 따른 금속배선 형성방법을 보여주는 공정 단면도. Figure 2a to 2g is a cross-sectional view showing a method for forming a metal wiring according to the present invention.

도 3은 도 2g에서 구리배선 부분만을 확대하여 도시한 단면도.FIG. 3 is an enlarged cross-sectional view of only a copper wiring part in FIG. 2G. FIG.

Claims (4)

반도체 기판 상의 하부 금속배선층 위에 캡핑층을 형성하는 단계;Forming a capping layer on the lower metallization layer on the semiconductor substrate; 상기 캡핑층 상에 절연막을 형성하고 상기 절연막의 소정 부분을 식각하여 트렌치를 형성하는 단계;Forming an insulating layer on the capping layer and etching a predetermined portion of the insulating layer to form a trench; 상기 트렌치를 포함하는 기판의 전면에 장벽금속층을 증착하는 단계;Depositing a barrier metal layer on an entire surface of the substrate including the trench; 상기 장벽금속층을 포함하는 트렌치 내에 구리층을 형성하는 단계;Forming a copper layer in the trench including the barrier metal layer; CMP 공정을 수행하여 상기 구리층을 평탄화하여 구리배선층을 형성하는 단계; 및Performing a CMP process to planarize the copper layer to form a copper wiring layer; And 상기 구리배선층을 포함하는 기판 표면에 대한 기계적 세정 공정시 화학용액을 이용하여 상기 구리배선층 주변의 절연막을 식각하는 단계Etching the insulating film around the copper wiring layer using a chemical solution during a mechanical cleaning process on the surface of the substrate including the copper wiring layer 를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.Metal wiring forming method of a semiconductor device comprising a. 제 1항에 있어서, The method of claim 1, 상기 기계적 세정 공정시 절연막 식각을 수행하는 단계에 이어, 잔여 미세입자 및 금속성 오염물질 제거를 위한 베쓰-타입 세정 시에 절연막 식각용 화학용액을 사용하여 상기 구리배선층 주변의 절연막을 추가로 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.Following the step of performing the insulating film etching during the mechanical cleaning process, further etching the insulating film around the copper wiring layer using a chemical solution for insulating film etching during the bath-type cleaning to remove residual fine particles and metallic contaminants Metal wiring forming method of a semiconductor device characterized in that it further comprises. 제 1항에 있어서,The method of claim 1, 상기 기계적 세정 공정시 절연막 식각을 수행하는 단계는 부드러운 재질의 브러시로 기판을 세정하면서 동시에 절연막 식각용 화학용액을 기판 상에 뿌려주는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The performing of the insulating film etching during the mechanical cleaning process includes cleaning the substrate with a brush of soft material and simultaneously spraying the chemical solution for insulating film etching on the substrate. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 화학용액은 HF(불산), DHF(희석 불산), 또는 TMAF(tetramethylammonium fluoride tetrahydrate)임을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The chemical solution is HF (hydrofluoric acid), DHF (dilution hydrofluoric acid), or TMAF (tetramethylammonium fluoride tetrahydrate) characterized in that the metal wiring formation method.
KR1020030100684A 2003-12-30 2003-12-30 Method of forming metal interconnect of semiconductor device KR20050068868A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030100684A KR20050068868A (en) 2003-12-30 2003-12-30 Method of forming metal interconnect of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030100684A KR20050068868A (en) 2003-12-30 2003-12-30 Method of forming metal interconnect of semiconductor device

Publications (1)

Publication Number Publication Date
KR20050068868A true KR20050068868A (en) 2005-07-05

Family

ID=37259368

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030100684A KR20050068868A (en) 2003-12-30 2003-12-30 Method of forming metal interconnect of semiconductor device

Country Status (1)

Country Link
KR (1) KR20050068868A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800649B1 (en) * 2005-12-28 2008-02-01 동부일렉트로닉스 주식회사 Method for manufacturing in semiconductor device
US8232200B1 (en) 2011-03-18 2012-07-31 International Business Machines Corporation Methods of forming integrated circuit devices having damascene interconnects therein with metal diffusion barrier layers and devices formed thereby
US9397045B2 (en) 2014-10-16 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd Structure and formation method of damascene structure
US10734309B2 (en) 2014-11-03 2020-08-04 Samsung Electronics Co., Ltd. Semiconductor device having a trench with a convexed shaped metal wire formed therein

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800649B1 (en) * 2005-12-28 2008-02-01 동부일렉트로닉스 주식회사 Method for manufacturing in semiconductor device
US8232200B1 (en) 2011-03-18 2012-07-31 International Business Machines Corporation Methods of forming integrated circuit devices having damascene interconnects therein with metal diffusion barrier layers and devices formed thereby
US8373273B2 (en) 2011-03-18 2013-02-12 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices having damascene interconnects therein with metal diffusion barrier layers and devices formed thereby
US9397045B2 (en) 2014-10-16 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd Structure and formation method of damascene structure
US9721836B2 (en) 2014-10-16 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of damascene structure
US10475703B2 (en) 2014-10-16 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of damascene structure
US10847418B2 (en) 2014-10-16 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Formation method of damascene structure
US10734309B2 (en) 2014-11-03 2020-08-04 Samsung Electronics Co., Ltd. Semiconductor device having a trench with a convexed shaped metal wire formed therein

Similar Documents

Publication Publication Date Title
US7051934B2 (en) Methods of forming metal layers in integrated circuit devices using selective deposition on edges of recesses
EP1233448B1 (en) Reliable interconnects with low via/contact resistance
US6972254B1 (en) Manufacturing a conformal atomic liner layer in an integrated circuit interconnect
US6821879B2 (en) Copper interconnect by immersion/electroless plating in dual damascene process
JP5739434B2 (en) Semiconductor device having copper plug and method for forming the device
US6436814B1 (en) Interconnection structure and method for fabricating same
KR100720531B1 (en) Metal line of semiconductor device and method for forming the same
KR100653997B1 (en) Metal interconnection having low resistance in semiconductor device and method of fabricating the same
US7960839B2 (en) Semiconductor interconnection line and method of forming the same
KR100640979B1 (en) Method for forming metal line of semiconductor device
JP2003243400A (en) Method for fabricating metallic interconnection
US6583051B2 (en) Method of manufacturing an amorphized barrier layer for integrated circuit interconnects
JP2000003959A (en) Semiconductor device possessed of dual damascene-type via contact structure and its manufacture
KR20050068868A (en) Method of forming metal interconnect of semiconductor device
US20020127849A1 (en) Method of manufacturing dual damascene structure
US6649511B1 (en) Method of manufacturing a seed layer with annealed region for integrated circuit interconnects
KR100572825B1 (en) Method of manufacturing metal layer of semiconductor device
KR100875167B1 (en) Metal line for semiconductor device and method for forming the same
KR100720402B1 (en) Method for forming metal line using the dual damascene process
KR100628213B1 (en) method for forming metal line of semiconductor device
KR100617047B1 (en) method for forming metal line of semiconductor device
KR100628244B1 (en) A method for fabricating a semiconductor
KR100720530B1 (en) Metal line of semiconductor device and method for forming the same
KR100652300B1 (en) Method for manufacturing metal line of semiconductor device by using damascene
KR20070052452A (en) Method of manufacturing metalline of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application