KR20050068812A - 반도체소자의 랜딩플러그콘택 형성 방법 - Google Patents

반도체소자의 랜딩플러그콘택 형성 방법 Download PDF

Info

Publication number
KR20050068812A
KR20050068812A KR1020030100624A KR20030100624A KR20050068812A KR 20050068812 A KR20050068812 A KR 20050068812A KR 1020030100624 A KR1020030100624 A KR 1020030100624A KR 20030100624 A KR20030100624 A KR 20030100624A KR 20050068812 A KR20050068812 A KR 20050068812A
Authority
KR
South Korea
Prior art keywords
hard mask
gate
interlayer insulating
forming
mask nitride
Prior art date
Application number
KR1020030100624A
Other languages
English (en)
Other versions
KR101034598B1 (ko
Inventor
권판기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030100624A priority Critical patent/KR101034598B1/ko
Publication of KR20050068812A publication Critical patent/KR20050068812A/ko
Application granted granted Critical
Publication of KR101034598B1 publication Critical patent/KR101034598B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 게이트하드마스크질화막의 두께 손실 및 프로파일 특성으로 인해 초래되는 후속 공정에서의 불량을 방지하는데 적합한 반도체 소자의 랜딩플러그콘택 형성 방법을 제공하기 위한 것으로, 본 발명은 게이트라인을 포함한 전면에 층간절연막을 형성한 후 셀영역과 주변회로영역간 단차를 제거하기 위해 셀영역 상부에 형성된 층간절연막을 일부 제거하고, 게이트라인 상부에서 일정 두께로 잔류할때까지 층간절연막을 평탄화시키며, 층간절연막을 선택적으로 식각하여 콘택홀을 형성한 후 콘택홀을 제외한 부분에 잔류하는 층간절연막을 게이트하드마스크질화막의 표면이 드러날때까지 감광막을 배리어로 이용하여 다시 평탄화시키고, 콘택홀을 포함한 전면에 폴리실리콘을 형성한 후 게이트하드마스크질화막의 표면이 드러날때까지 폴리실리콘을 에치백하여 랜딩플러그콘택을 형성하므로써, 게이트하드마스크질화막의 두께를 증가시켜 후속 비트라인콘택 및 스토리지노드콘택을 형성하기 위한 자기정렬콘택식각공정의 페일을 감소시킬 수 있는 효과가 있다.

Description

반도체소자의 랜딩플러그콘택 형성 방법{METHOD FOR FORMING LANDING PLUG CONTACT IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 콘택플러그 형성 방법에 관한 것이다.
일반적으로 반도체소자 제조시 트랜지스터의 소스/드레인에 연결된 콘택(contact)을 통해 캐패시터 및 비트라인과의 전기적 동작이 가능하다.
최근에 반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 랜딩플러그콘택(Landing Plug Contact; LPC) 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 반도체 기판(11) 상에 게이트산화막(13), 게이트전극(14) 및 게이트하드마스크질화막(15)의 순서로 적층된 게이트라인을 복수개 형성한다.
다음으로, 게이트전극(14) 외측의 반도체 기판(11) 내에 이온주입공정을 통해 소스/드레인(16)을 형성한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(17)를 형성한다.
다음으로, 게이트라인을 포함한 전면에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 층간절연막(Inter Layer Dielectric, 18a)을 증착한다. 계속해서, 게이트라인 상부에서 일정두께로 잔류할때까지 층간절연막(18a)을 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 평탄화시킨다. 이하, 층간절연막(18a)을 평탄화시키기 위한 화학적기계적연마 공정을 'ILD-CMP'라고 약칭한다.
도 1b에 도시된 바와 같이, 평탄화된 층간절연막(18b) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 LPC-마스크(19)를 형성한 후, LPC-마스크(19)를 식각마스크로 층간절연막(18b)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀(20)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다. 이때, 게이트하드마스크질화막(15)이 일부 소모되어 게이트라인의 프로파일이 둥글게 된다.
도 1c에 도시된 바와 같이, LPC-마스크(19)를 제거한 후에, 콘택홀(20)을 충분히 채울때까지 평탄화된 층간절연막(18b)을 포함한 전면에 폴리실리콘(21)을 증착한다.
도 1d에 도시된 바와 같이, 게이트라인의 최상부층인 게이트하드마스크질화막(15)의 표면이 드러날때까지 폴리실리콘(21)을 화학적기계적연마하여 콘택홀에 매립되는 랜딩플러그콘택(LPC), 즉 랜딩플러그폴리실리콘(Landing Plug Polysilicon; LPP)(21a)을 형성한다. 이때, 랜딩플러그폴리실리콘(21a)을 제외한 게이트라인 사이에는 층간절연막(18d)이 잔류한다.
상기에서 랜딩플러그폴리실리콘(LPP, 21a)을 형성하기 위한 화학적기계적연마를 'LPP-CMP'라고 약칭한다.
그러나, 종래 기술은 콘택홀(20) 형성을 위한 자기정렬콘택식각 공정시 이전 공정의 영향으로 인해 층간절연막(18b)의 불균일한 두께(18c)로 인해 콘택홀 형성을 위한 자기정렬콘택식각공정후에 잔류하는 게이트하드마스크질화막(15)의 손실량이 불균일하다.
즉, 도 1a에 도시된 것처럼, 셀영역과 주변회로영역간 단차로 인해 층간절연막(18a) 증착후 셀영역에서 층간절연막(18a)의 두께가 더 두껍고, 따라서 주변회로영역과 동일하게 평탄화시키기 위해 셀영역의 층간절연막(18a)을 과도연마해야만 하고, 이는 ILD-CMP후에 잔류하는 층간절연막(18b)의 두께가 불균일하다(18c). 따라서, 콘택홀(20) 형성을 위한 자기정렬콘택식각 공정시 층간절연막(18b)의 과도식각이 수반되어 게이트하드마스크질화막(15)의 손실(15b, 15c)이 발생되고, 이로써 게이트하드마스크질화막(15)의 프로파일이 뾰족해진다. 더욱이, 콘택홀(20) 형성시 식각되는 층간절연막(18b)의 불균일한 두께로 인해 게이트하드마스크질화막의 손실량도 '15b', '15c'처럼 불균일해진다.
또한, 게이트하드마스크질화막(15)의 불균일한 두께 손실량(15a, 15b)으로 인해 후속 LPP-CMP시 게이트하드마스크질화막(15)에 대한 선택비를 가지고 있음에도 불구하고 LPP-CMP시 게이트하드마스크질화막(15)이 스톱층으로서의 역할을 수행하지 못하고 더욱 손실되는(도 1d의 '15d' 참조) 문제가 있다.
위와 같은 게이트하드마스크질화막(15)의 손실 및 프로파일은 후속 LPP-CMP에 직접적인 영향을 미쳐 LPP-CMP시 연마타겟 증가가 발생하고, 이로 인해 과도 연마(Over polishing)가 필수적으로 요구될뿐만 아니라, 후속으로 진행되는 비트라인콘택 및 스토리지노드콘택을 위한 자기정렬콘택식각 공정 진행시 자기정렬콘택 페일(SAC Fail)을 유발시키는 요인이 되고 있다. 또한, LPP-CMP시 사용되는 염기성 슬러리는 질화막, 플러그 물질과 산화막의 선택비 차이로 인해 발생하는 디싱(dishing, 도 1d의 '22' 참조)으로 인해 CMP 연마잔류물들이 발생하고, 이 잔류물들은 후속 세정 공정에서도 쉽게 제거되지 않아 비트라인콘택 또는 스토리지노드콘택간에 브릿지를 유발시켜 소자의 수율을 저하시키는 문제가 있다.
도 2는 종래 기술에 따른 콘택홀 형성후의 게이트하드마스크질화막의 모양을 나타낸 SEM(Secondary Electron Microscope) 사진으로서, 게이트라인의 프로파일이 매우 뾰족하게 형성됨을 알 수 있고, 이처럼 뾰족해지는 게이트하드마스크질화막은 LPP-CMP시에 스톱층 역할을 수행하지 못하여 게이트하드마스크질화막의 심한 손실을 유발한다.
도 3은 종래 기술에 따른 LPP-CMP 전의 게이트하드마스크질화막의 모양을 나타낸 SEM 사진으로서, 후속 LPP-CMP 진행시에 적어도 '23' 위치까지는 연마를 해야 웨이퍼 전영역에서 걸쳐 LPP간 브릿지를 방지할 수 있다.
도 4는 종래 기술에 따른 LPP-CMP 공정후의 결과를 나타낸 SEM 사진으로서, LPP간 브릿지를 방지하기 위해 적어도 '24' 정도의 두께를 갖고 잔류해야 한다. 그러나, LPP-CMP 공정 전의 게이트하드마스크질화막의 손실(15a, 15b)에 따라 LPP-CMP 공정후에 게이트하드마스크질화막의 두께를 800Å 이상으로 유지시키는 것이 매우 어렵다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트하드마스크질화막의 두께 손실 및 프로파일 특성으로 인해 초래되는 후속 공정에서의 불량을 방지하는데 적합한 반도체 소자의 랜딩플러그콘택 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 랜딩플러그콘택 형성 방법은 셀영역과 주변회로영역이 정의된 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계, 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계, 상기 셀영역과 주변회로영역간 단차를 제거하기 위해 상기 셀영역 상부에 형성된 층간절연막을 일부 제거하는 단계, 상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 제외한 부분에 잔류하는 상기 층간절연막을 상기 게이트하드마스크질화막의 표면이 드러날때까지 감광막을 배리어로 이용하여 다시 평탄화시키는 단계, 상기 감광막을 스트립하는 단계, 상기 콘택홀을 포함한 전면에 폴리실리콘을 형성하는 단계, 및 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 폴리실리콘을 에치백하여 상기 콘택홀에 매립되는 랜딩플러그콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 랜딩플러그콘택 형성 방법은 셀영역과 주변회로영역이 정의된 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계, 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계, 상기 셀영역과 주변회로영역간 단차를 제거하기 위해 상기 셀영역 상부에 형성된 층간절연막을 일부 제거하는 단계, 상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계, 하드마스크질화막을 이용하여 상기 층간절연막을 선택적으로 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 제외한 부분에 잔류하는 상기 층간절연막을 상기 게이트하드마스크질화막의 표면이 드러날때까지 감광막을 이용하여 다시 평탄화시키는 단계, 상기 감광막을 스트립하는 단계, 상기 콘택홀을 포함한 전면에 폴리실리콘을 형성하는 단계, 및 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 폴리실리콘을 에치백하여 상기 콘택홀에 매립되는 랜딩플러그콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 게이트하드마스크질화막의 표면이 드러날때까지 감광막을 이용하여 상기 층간절연막을 다시 평탄화시키는 단계는 상기 게이트하드마스크질화막에 대해 고선택비를 갖는 고선택비슬러리를 이용하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5a 내지 도 5e는 본 발명의 제1실시예에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(31)에 소자간 분리를 위한 필드산화막(32)을 형성한 후, 반도체 기판(31) 상에 게이트산화막(33), 게이트전극(34) 및 게이트하드마스크질화막(35)의 순서로 적층된 게이트라인을 복수개 형성한다.
다음으로, 게이트전극(34) 외측의 반도체 기판(31) 내에 이온주입공정을 통해 소스/드레인(36)을 형성한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(37)를 형성한다. 이때, 게이트스페이서(37)는 질화막이거나, 산화막과 질화막의 복합막(게이트라인에 접하는 산화막과 산화막 상의 질화막)일 수 있다.
다음으로, 게이트라인을 포함한 전면에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 층간절연막(ILD, 38a)을 8000Å 이상의 두께로 증착한 후, 게이트라인의 최상부층인 게이트하드마스크질화막(35)의 표면 상부에서 층간절연막이 일정 두께로 잔류할 때까지 ILD-CMP 공정을 진행한다. 이러한 ILD-CMP 공정후에는 게이트라인 사이 및 게이트라인 상부에 평탄화된 층간절연막(38c)이 잔류한다.
이때, 층간절연막(38a)을 증착한 후에는 후속 ILD-CMP 공정의 부담을 덜어주기 위해 셀영역 오픈마스크(cell region open mask)를 사용하여 셀영역과 주변회로영역간 단차를 '38b'만큼 완화시킨 후 ILD-CMP를 진행한다.
이처럼, 셀영역에서 층간절연막(38a)의 두께를 '38b'만큼 낮추면 ILD-CMP 공정 진행시에 과도연마를 진행하지 않아도 되므로 셀영역과 주변회로영역에서 층간절연막(38c)의 두께 균일도를 확보할 수 있다.
그리고, ILD-CMP 진행시에 슬러리는 일반적인 산화막용 슬러리를 사용하며, 층간절연막(38c)을 게이트라인 상부에서 일부 잔류시키는 이유는, 게이트하드마스크질화막(35) 표면이 드러날때까지 ILD-CMP를 진행하면 게이트하드마스크질화막(35)이 손실되기 때문이다.
상술한 ILD-CMP 진행후에는 웨이퍼 전영역에 걸쳐 층간절연막(38c)을 균일하게 잔류시킬 수 있다.
따라서, 후속 콘택홀 형성을 위한 자기정렬콘택식각 공정시 게이트하드마스크질화막(35)의 식각 손실량을 웨이퍼의 전영역에 걸쳐 균일하게 유지할 수 있다.
도 5b에 도시된 바와 같이, 평탄화된 층간절연막(38c) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 LPC-마스크(39)를 형성한다. LPC-마스크(39)는 'T' 또는 'I'와 같은 라인형(Line type) 콘택마스크이다.
상기한 LPC-마스크(39) 공정시, 미리 층간절연막(38c)을 게이트하드마스크질화막(35) 표면 상부에서 일정 두께로 잔류할때까지 ILD-CMP하여 웨이퍼 전영역에 걸쳐 잔류하는 층간절연막(38c)의 두께 균일도를 확보했기 때문에, LPC-마스크(39)의 패터닝시에 공정 마진을 넓게 확보할 수 있다.
계속해서, LPC-마스크(39)를 식각마스크로 층간절연막(38c)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀(40)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다.
상기한 콘택홀(40) 형성시에 게이트하드마스크질화막(35)의 식각손실(35a)이 일부 발생할 수 있으나 그 양이 매우 적고, 더욱이 ILD-CMP 진행후에 층간절연막(38c)의 두께균일도를 확보했을뿐만 아니라 최소한의 층간절연막을 남기는 ILD-CMP를 진행했으므로 게이트하드마스크질화막(35)의 손실량이 셀영역에 걸쳐 균일할뿐만 아니라 프로파일이 뾰족하지 않고 둥글다. 한편, 종래 기술은 층간절연막의 두께 균일도를 확보하지 않은 상태에서 자기정렬콘택식각을 진행하기 때문에 도 1b의 '15b'처럼 게이트하드마스크질화막의 식각손실량이 불균일하다.
도 5c에 도시된 바와 같이, LPC-마스크(39)를 제거한 후에, 콘택홀(40)을 충분히 채울때까지 전면에 감광막(41a)을 다시 도포한 후, 게이트라인의 최상부층인 게이트하드마스크질화막(35)의 표면이 노출될때까지 층간절연막(38c)을 평탄화시키는 PR(Photoresist)-CMP 공정을 진행한다. 이러한 PR-CMP 공정후에는 게이트라인 사이의 콘택홀(40) 내부에는 평탄화된 감광막(41b)이 잔류하면서 콘택홀을 제외한 부분에 평탄화된 층간절연막(38d)이 잔류한다.
그리고, PR-CMP 진행시에, 슬러리는 게이트하드마스크질화막(35)에 대해 선택비를 갖는 고선택비슬러리(HSS)를 이용하며, 이때, 고선택비슬러리(HSS)는 게이트하드마스크질화막(35) 대 산화막의 연마선택비가 1:10∼1:100 범위인 슬러리를 사용한다. 위와 같은 고선택비슬러리는 pH가 2∼12이고, 슬러리에 포함된 연마제로는 SiO2, CeO2, Al2O3, ZrO3을 단독으로 사용하거나 또는 이들의 복합체를 사용하며, 연마제들은 퓸드(Fumed) 방식 또는 콜로이달(Colloidal) 방식으로 제조한다. 일반적으로, 슬러리는 연마제, 초순수, pH 안정제 및 계면활성제 등의 성분으로 구성되며, 이중에서 연마제는 연마기계로부터 압력을 받아 기계적으로 표면을 연마하는 작용을 하는 것이며, pH 안정제는 용액의 pH를 조절하여 전기적 반발력에 의해 연마제의 분산 상태가 최적이 되도록 하는 것이며, 계면활성제로서는 슬러리의 겔화(Gel) 및 파티클 침전현상을 최대한 억제하고 분산 안정성을 유지하기 위한 분산제나 pH 변화에 따른 입자의 분산성에의 영향을 가능한 억제하기 위한 버퍼 용액등이 사용된다. 이때, pH 안정제와 계면활성제로는 알칼리계를 이용하며, 예를 들면 수산화칼륨용액을 이용한다.
상기한 고선택비슬러리는 감광막(41a)과 산화막질인 층간절연막(38c)에 대해서만 충분히 화학적기계적연마가 진행시킬 뿐 게이트하드마스크질화막(35)에 대해서는 연마가 진행되지 않는 슬러리이고, 따라서, 감광막(41a)과 층간절연막(38c)에 대해서는 연마가 충분히 진행되고 질화막질인 게이트하드마스크질화막(35)에서는 연마가 스톱되기 때문에 게이트하드마스크질화막(35)의 손실을 방지할 수 있다.
도 5d에 도시된 바와 같이, 잔류하고 있는 감광막(41b)을 산소플라즈마를 이용한 스트립(Strip) 공정을 통해 제거한다.
다음으로, 감광막(41b) 제거후에 노출된 콘택홀(40)을 포함한 전면에 폴리실리콘(42)을 증착한다.
도 5e에 도시된 바와 같이, 게이트라인의 최상부층인 게이트하드마스크질화막(35)의 표면이 드러날때까지 폴리실리콘(42)을 에치백(Etchback)하여 콘택홀(40)에 매립되는 랜딩플러그콘택(LPC), 즉 랜딩플러그폴리실리콘(LPP, 42a)을 형성한다. 이때, 폴리실리콘(42)의 에치백 공정전에 PR-CMP를 통해 층간절연막(38d)을 평탄화시킨 상태이므로 폴리실리콘(42)의 에치백공정시 층간절연막(38d)을 평탄화시키기 위한 에치백조건이 필요없다. 즉, 랜딩플러그폴리실리콘(42a)을 형성하기 위한 에치백공정시 제거되는 것은 폴리실리콘막뿐이므로 결함 발생이 없다.
이와 같이, 랜딩플러그폴리실리콘(LPP, 42a)를 에치백공정을 통해 형성하면 디싱현상이 없고, CMP 연마잔류물들또한 발생하지 않는다. 더욱이, 폴리실리콘(42)의 에치백시에 게이트하드마스크질화막(35)이 식각장벽 역할을 충분히 수행하므로 게이트하드마스크질화막(35)의 식각손실이 없으며, 이에 따라 게이트하드마스크질화막의 두께(d)를 800Å 이상으로 잔류시킬 수 있다.
결국, 제1실시예는 셀영역오픈마스크 및 ILD-CMP, 콘택홀 형성후 감광막 도포 및 고선택비슬러리를 이용한 PR-CMP, 그리고 폴리실리콘의 에치백 공정을 결합하므로써 게이트하드마스크질화막(35)의 손실을 줄임과 동시에 프로파일을 양호하게 유지시켜, 후속 비트라인콘택과 스토리지노드콘택을 위한 자기정렬콘택식각 공정시의 페일을 감소시키는 효과를 얻는다.
도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 반도체소자의 랜딩플러그콘택(LPC) 형성 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 반도체 기판(51)에 소자간 분리를 위한 필드산화막(52)을 형성한 후, 반도체 기판(51) 상에 게이트산화막(53), 게이트전극(54) 및 게이트하드마스크질화막(55)의 순서로 적층된 게이트라인을 복수개 형성한다.
다음으로, 게이트전극(54) 외측의 반도체 기판(51) 내에 이온주입공정을 통해 소스/드레인(56)을 형성한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(57)를 형성한다. 이때, 게이트스페이서(57)는 질화막이거나, 산화막과 질화막의 복합막(게이트라인에 접하는 산화막과 산화막 상의 질화막)일 수 있다.
다음으로, 게이트라인을 포함한 전면에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 층간절연막(ILD, 58a)을 8000Å 이상의 두께로 증착한 후, 게이트라인의 최상부층인 게이트하드마스크질화막(55)의 표면 상부에서 층간절연막이 일정 두께로 잔류할 때까지 ILD-CMP 공정을 진행한다. 이러한 ILD-CMP 공정후에는 게이트라인 사이 및 게이트라인 상부에 평탄화된 층간절연막(58c)이 잔류한다.
이때, 층간절연막(58a)을 증착한 후에는 후속 ILD-CMP 공정의 부담을 덜어주기 위해 셀영역 오픈마스크(cell region open mask)를 사용하여 셀영역과 주변회로영역간 단차를 '58b'만큼 완화시킨 후 ILD-CMP를 진행한다.
이처럼, 셀영역에서 층간절연막(58a)의 두께를 '58b'만큼 낮추면 ILD-CMP 공정 진행시에 과도연마를 진행하지 않아도 되므로 셀영역과 주변회로영역에서 층간절연막(58c)의 두께 균일도를 확보할 수 있다.
그리고, ILD-CMP 진행시에 슬러리는 일반적인 산화막용 슬러리를 사용하며, 층간절연막(58c)을 게이트라인 상부에서 일부 잔류시키는 이유는, 게이트하드마스크질화막(55) 표면이 드러날때까지 ILD-CMP를 진행하면 게이트하드마스크질화막(55)이 손실되기 때문이다.
상술한 ILD-CMP 진행후에는 웨이퍼 전영역에 걸쳐 층간절연막(58c)을 균일하게 잔류시킬 수 있다.
도 6b에 도시된 바와 같이, 평탄화된 층간절연막(58c) 상에 랜딩플러그콘택 식각시 게이트하드마스크질화막의 식각손실을 줄이기 위한 LPC-하드마스크질화막(59)을 형성한다. 이때, LPC-하드마스크질화막(59)은 플라즈마화학기상증착법(Plasma Enhanced CVD) 또는 저압화학기상증착법(Low Pressure CVD)으로 증착한 질화막이며, 그 두께는 300Å∼5000Å이다. 이와 같이, LPC-하드마스크질화막(59)을 도입하면, 후속 LPC-마스크를 형성하기 위한 감광막의 두께를 줄일 수 있다.
다음으로, LPC-하드마스크질화막(59) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 LPC-마스크(60)를 형성한다. LPC-마스크(60)는 'T' 또는 'I'와 같은 라인형(Line type) 콘택마스크이다. 상기한 LPC-마스크(60) 공정시, 미리 층간절연막(58c)을 게이트하드마스크질화막(55) 표면 상부에서 일정 두께로 잔류할때까지 ILD-CMP하여 웨이퍼 전영역에 걸쳐 잔류하는 층간절연막(58c)의 두께 균일도를 확보했기 때문에, LPC-마스크(60)의 패터닝시에 공정 마진을 넓게 확보할 수 있다.
다음으로, LPC-마스크(60)를 식각마스크로 LPC-하드마스크질화막(59)을 패터닝한 후 LPC-마스크(60)를 제거하고, LPC-하드마스크질화막(59)을 식각마스크로 층간절연막(58c)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀(61)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다.
상기한 콘택홀(61) 형성시에 LPC-하드마스크질화막(59)을 식각마스크로 진행하기 때문에 게이트하드마스크질화막(55)의 식각손실이 제1실시예에 비해 줄어들어거의 없다.
도 6c에 도시된 바와 같이, LPC-마스크(60)를 제거한 후에, 콘택홀(61)을 충분히 채울때까지 전면에 감광막(62a)을 다시 도포한 후, 게이트라인의 최상부층인 게이트하드마스크질화막(55)의 표면이 노출될때까지 층간절연막(58c)을 평탄화시키는 PR(Photoresist)-CMP 공정을 진행한다. 이러한 PR-CMP 공정후에는 게이트라인 사이의 콘택홀(61) 내부에는 평탄화된 감광막(62b)이 잔류하면서 콘택홀을 제외한 부분에 평탄화된 층간절연막(58d)이 잔류한다.
PR-CMP 진행시에, 슬러리는 게이트하드마스크질화막(55)에 대해 선택비를 갖는 고선택비슬러리(HSS)를 이용하며, 이때, 고선택비슬러리(HSS)는 게이트하드마스크질화막(55) 대 산화막의 연마선택비가 1:10∼1:100 범위인 슬러리를 사용한다. 위와 같은 고선택비슬러리는 pH가 2∼12이고, 슬러리에 포함된 연마제로는 SiO2, CeO2, Al2O3, ZrO3을 단독으로 사용하거나 또는 이들의 복합체를 사용하며, 연마제들은 퓸드(Fumed) 방식 또는 콜로이달(Colloidal) 방식으로 제조한다. 일반적으로, 슬러리는 연마제, 초순수, pH 안정제 및 계면활성제 등의 성분으로 구성되며, 이중에서 연마제는 연마기계로부터 압력을 받아 기계적으로 표면을 연마하는 작용을 하는 것이며, pH 안정제는 용액의 pH를 조절하여 전기적 반발력에 의해 연마제의 분산 상태가 최적이 되도록 하는 것이며, 계면활성제로서는 슬러리의 겔화(Gel) 및 파티클 침전현상을 최대한 억제하고 분산 안정성을 유지하기 위한 분산제나 pH 변화에 따른 입자의 분산성에의 영향을 가능한 억제하기 위한 버퍼 용액등이 사용된다. 이때, pH 안정제와 계면활성제로는 알칼리계를 이용하며, 예를 들면 수산화칼륨용액을 이용한다.
상기한 고선택비슬러리는 산화막질인 층간절연막(58c)에 대해서만 충분히 화학적기계적연마가 진행시킬 뿐 게이트하드마스크질화막(55)에 대해서는 연마가 진행되지 않는 슬러리이고, 따라서, 감광막(62a)과 층간절연막(58c)에 대해서는 연마가 충분히 진행되고 질화막질인 게이트하드마스크질화막(55)에서는 연마가 스톱되기 때문에 게이트하드마스크질화막(55)의 손실을 방지할 수 있다.
도 6d에 도시된 바와 같이, 잔류하고 있는 감광막(62b)을 산소플라즈마를 이용한 스트립(Strip) 공정을 통해 제거한다.
다음으로, 감광막(62b) 제거후에 노출된 콘택홀(61)을 포함한 전면에 폴리실리콘(63)을 증착한다.
도 6e에 도시된 바와 같이, 게이트라인의 최상부층인 게이트하드마스크질화막(55)의 표면이 드러날때까지 폴리실리콘(63)을 에치백(Etchback)하여 콘택홀(61)에 매립되는 랜딩플러그콘택(LPC), 즉 랜딩플러그폴리실리콘(LPP, 63a)을 형성한다. 이때, 폴리실리콘(63)의 에치백 공정전에 PR-CMP를 통해 층간절연막(58d)을 평탄화시킨 상태이므로 폴리실리콘(63)의 에치백공정시 층간절연막(58d)을 평탄화시키기 위한 에치백조건이 필요없다. 즉, 랜딩플러그폴리실리콘(63a)을 형성하기 위한 에치백공정시 제거되는 것은 폴리실리콘막(63)뿐이므로 결함 발생이 없다.
이와 같이, 랜딩플러그폴리실리콘(LPP, 63a)를 에치백공정을 통해 형성하면 디싱 현상이 없고, CMP 연마잔류물들또한 발생하지 않는다. 더욱이, 폴리실리콘(63)의 에치백시에 게이트하드마스크질화막(55)이 식각장벽 역할을 충분히 수행하므로 게이트하드마스크질화막(55)의 식각손실이 없으며, 이에 따라 게이트하드마스크질화막의 두께(d1)를 800Å 이상으로 잔류시킬 수 있다.
결국, 제2실시예는 셀영역오픈마스크 및 ILD-CMP, LPC-하드마스크질화막을 이용한 콘택홀 형성, 콘택홀 형성후 감광막 도포 및 고선택비슬러리를 이용한 PR-CMP, 그리고 폴리실리콘의 에치백 공정을 결합하므로써 게이트하드마스크질화막(55)의 손실을 억제함과 동시에 프로파일을 양호하게 유지시켜, 후속 비트라인콘택과 스토리지노드콘택을 위한 자기정렬콘택식각 공정시의 페일을 감소시키는 효과를 얻는다. 더욱이, 제2실시예는 제1실시예와 달리, 콘택홀 형성을 위해 LPC-하드마스크질화막을 도입하므로써 게이트하드마스크질화막의 손실이 제1실시예에 비해 거의 없으므로, LPP-CMP후 잔류하는 게이트하드마스크질화막의 두께(d1)를 더욱 두껍게 잔류시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 랜딩플러그폴리실리콘을 형성하기 위해 폴리실리콘막만을 에치백하므로 결함 발생을 현저히 줄일 수 있는 효과가 있다.
또한, 에치백공정을 통해 랜딩플러그폴리실리콘을 형성하므로써 디싱을 방지하여 게이트하드마스크질화막의 두께를 증가시켜 후속 비트라인콘택 및 스토리지노드콘택을 형성하기 위한 자기정렬콘택식각공정의 페일을 감소시킬 수 있는 효과가 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 랜딩플러그콘택(LPC) 형성 방법을 도시한 공정 단면도,
도 2는 종래 기술에 따른 콘택홀 형성후의 게이트하드마스크질화막의 모양을 나타낸 SEM 사진,
도 3은 종래 기술에 따른 LPP-CMP 전의 게이트하드마스크질화막의 모양을 나타낸 SEM 사진,
도 4는 종래 기술에 따른 LPP-CMP 공정후의 결과를 나타낸 SEM 사진,
도 5a 내지 도 5e는 본 발명의 제1실시예에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도,
도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
33 : 게이트산화막 34 : 게이트전극
35 : 게이트하드마스크질화막 36 : 소스/드레인
37 : 게이트스페이서 38a, 37b, 38c, 38d : 층간절연막
39 : LPC-마스크 40 : 콘택홀
41a, 41b : 감광막 42a : 랜딩플러그폴리실리콘

Claims (16)

  1. 셀영역과 주변회로영역이 정의된 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계;
    상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계;
    상기 셀영역과 주변회로영역간 단차를 제거하기 위해 상기 셀영역 상부에 형성된 층간절연막을 일부 제거하는 단계;
    상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 제외한 부분에 잔류하는 상기 층간절연막을 상기 게이트하드마스크질화막의 표면이 드러날때까지 감광막을 배리어로 이용하여 다시 평탄화시키는 단계;
    상기 감광막을 스트립하는 단계;
    상기 콘택홀을 포함한 전면에 폴리실리콘을 형성하는 단계; 및
    상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 폴리실리콘을 에치백하여 상기 콘택홀에 매립되는 랜딩플러그콘택을 형성하는 단계
    를 포함하는 반도체소자의 랜딩플러그콘택 형성 방법.
  2. 제1항에 있어서,
    상기 게이트하드마스크질화막의 표면이 드러날때까지 감광막을 이용하여 상기 층간절연막을 다시 평탄화시키는 단계는,
    상기 게이트하드마스크질화막에 대해 고선택비를 갖는 고선택비슬러리를 이용하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
  3. 제2항에 있어서,
    상기 고선택비슬러리는,
    상기 게이트하드마스크질화막 대 상기 층간절연막의 연마선택비가 1:10∼1:100 범위인 슬러리를 이용하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
  4. 제3항에 있어서,
    상기 고선택비슬러리는 pH가 2∼12이고, 상기 고선택비슬러리에 포함된 연마제로는 SiO2, CeO2, Al2O3, ZrO3를 단독으로 사용하거나, 이들의 복합체를 사용하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
  5. 제4항에 있어서,
    상기 연마제는 퓸드 방식 또는 콜로이달 방식으로 제조하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
  6. 제1항에 있어서,
    상기 셀영역 상부에 형성된 층간절연막을 일부 제거하는 단계는,
    상기 반도체 기판의 전면에 감광막을 도포하는 단계;
    상기 감광막을 노광 및 현상으로 패터닝하여 상기 셀영역을 오픈시키고 상기 주변영역을 덮는 셀영역오픈마스크를 형성하는 단계; 및
    상기 셀영역오픈마스크를 식각마스크로 하여 상기 층간절연막을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
  7. 제1항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 평탄화된 층간절연막 상에 감광막을 도포하는 단계;
    상기 감광막을 노광 및 현상으로 패터닝하여 상기 콘택홀을 형성하기 위한 마스크를 형성하는 단계; 및
    상기 마스크를 식각마스크로 상기 층간절연막을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
  8. 셀영역과 주변회로영역이 정의된 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계;
    상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계;
    상기 셀영역과 주변회로영역간 단차를 제거하기 위해 상기 셀영역 상부에 형성된 층간절연막을 일부 제거하는 단계;
    상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계;
    하드마스크질화막을 이용하여 상기 층간절연막을 선택적으로 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 제외한 부분에 잔류하는 상기 층간절연막을 상기 게이트하드마스크질화막의 표면이 드러날때까지 감광막을 이용하여 다시 평탄화시키는 단계;
    상기 감광막을 스트립하는 단계;
    상기 콘택홀을 포함한 전면에 폴리실리콘을 형성하는 단계; 및
    상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 폴리실리콘을 에치백하여 상기 콘택홀에 매립되는 랜딩플러그콘택을 형성하는 단계
    를 포함하는 반도체소자의 랜딩플러그콘택 형성 방법.
  9. 제8항에 있어서,
    상기 게이트하드마스크질화막의 표면이 드러날때까지 감광막을 이용하여 상기 층간절연막을 다시 평탄화시키는 단계는,
    상기 게이트하드마스크질화막에 대해 고선택비를 갖는 고선택비슬러리를 이용하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
  10. 제9항에 있어서,
    상기 고선택비슬러리는,
    상기 게이트하드마스크질화막 대 상기 층간절연막의 연마선택비가 1:10∼1:100 범위인 슬러리를 이용하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
  11. 제10항에 있어서,
    상기 고선택비슬러리는 pH가 2∼12이고, 상기 고선택비슬러리에 포함된 연마제로는 SiO2, CeO2, Al2O3, ZrO3를 단독으로 사용하거나, 이들의 복합체를 사용하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
  12. 제11항에 있어서,
    상기 연마제는 퓸드 방식 또는 콜로이달 방식으로 제조하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
  13. 제8항에 있어서,
    상기 셀영역 상부에 형성된 층간절연막을 일부 제거하는 단계는,
    상기 반도체 기판의 전면에 감광막을 도포하는 단계;
    상기 감광막을 노광 및 현상으로 패터닝하여 상기 셀영역을 오픈시키고 상기 주변영역을 덮는 셀영역오픈마스크를 형성하는 단계; 및
    상기 셀영역오픈마스크를 식각마스크로 하여 상기 층간절연막을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
  14. 제8항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 평탄화된 층간절연막 상에 상기 하드마스크질화막을 형성하는 단계;
    상기 하드마스크질화막 상에 감광막을 도포하는 단계;
    상기 감광막을 노광 및 현상으로 패터닝하여 상기 콘택홀을 형성하기 위한 마스크를 형성하는 단계; 및
    상기 마스크를 식각마스크로 상기 하드마스크질화막을 식각하는 단계;
    상기 마스크를 제거하는 단계; 및
    상기 식각된 하드마스크질화막을 식각마스크로 상기 층간절연막을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
  15. 제14항에 있어서,
    상기 하드마스크질화막은,
    플라즈마화학기상증착법 또는 저압화학기상증착법으로 형성하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
  16. 제15항에 있어서,
    상기 하드마스크질화막은,
    300Å∼5000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
KR1020030100624A 2003-12-30 2003-12-30 반도체소자의 랜딩플러그콘택 형성 방법 KR101034598B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030100624A KR101034598B1 (ko) 2003-12-30 2003-12-30 반도체소자의 랜딩플러그콘택 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030100624A KR101034598B1 (ko) 2003-12-30 2003-12-30 반도체소자의 랜딩플러그콘택 형성 방법

Publications (2)

Publication Number Publication Date
KR20050068812A true KR20050068812A (ko) 2005-07-05
KR101034598B1 KR101034598B1 (ko) 2011-05-12

Family

ID=37259327

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030100624A KR101034598B1 (ko) 2003-12-30 2003-12-30 반도체소자의 랜딩플러그콘택 형성 방법

Country Status (1)

Country Link
KR (1) KR101034598B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720256B1 (ko) * 2005-12-30 2007-05-23 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100936805B1 (ko) * 2007-05-04 2010-01-14 주식회사 하이닉스반도체 오픈불량 및 펀치 방지를 위한 반도체소자의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100307556B1 (ko) * 1998-10-14 2001-10-19 박종섭 반도체소자의 제조방법
KR100361210B1 (ko) * 1999-12-28 2002-11-18 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성방법
KR20010077761A (ko) * 2000-02-08 2001-08-20 윤종용 반도체 제조 방법
KR100641084B1 (ko) * 2000-09-20 2006-11-02 주식회사 하이닉스반도체 반도체 소자의 컨택 형성 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720256B1 (ko) * 2005-12-30 2007-05-23 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100936805B1 (ko) * 2007-05-04 2010-01-14 주식회사 하이닉스반도체 오픈불량 및 펀치 방지를 위한 반도체소자의 제조 방법

Also Published As

Publication number Publication date
KR101034598B1 (ko) 2011-05-12

Similar Documents

Publication Publication Date Title
KR20000023003A (ko) 반도체 기판의 표면 평탄화 처리 방법 및 절연층에서의 전도 플러그 생성 처리 방법
JP2006013506A (ja) シリコンゲルマニウム犠牲層を用いた半導体素子の微細パターンの形成方法及びそのパターンの形成方法を用いた自己整列コンタクトの形成方法
JP4711658B2 (ja) 微細なパターンを有する半導体装置の製造方法
KR100570060B1 (ko) 반도체소자의 랜딩플러그콘택 형성 방법
KR100281892B1 (ko) 광역평탄화된반도체장치의제조방법
KR101034598B1 (ko) 반도체소자의 랜딩플러그콘택 형성 방법
KR100356798B1 (ko) 반도체 소자의 제조방법
KR100623611B1 (ko) 반도체소자의 화학적기계적연마 방법
KR100404480B1 (ko) 반도체 소자의 제조방법
KR100390838B1 (ko) 반도체 소자의 랜딩 플러그 콘택 형성방법
US20230215926A1 (en) Method of manufacturing semiconductor device using single slurry chemical mechanical polishing (cmp) process
KR20080010996A (ko) 반도체 소자의 랜딩플러그 형성방법
KR20050052643A (ko) 리세스 채널을 갖는 트랜지스터 형성방법
KR100695417B1 (ko) 미세 패턴 형성이 가능한 반도체 장치 제조 방법
KR20020089998A (ko) 반도체 소자의 층간 절연막 형성방법
KR20060128391A (ko) 리세스게이트공정을 이용한 반도체소자의 제조 방법
KR20050068824A (ko) 반도체소자의 스토리지노드콘택 형성 방법
KR20000045411A (ko) 반도체 소자의 이중 다마신 형성방법
KR100637100B1 (ko) 반도체 소자의 메탈 플러그 형성 방법
KR100945867B1 (ko) 반도체 소자의 다층 배선 형성 방법
KR100431815B1 (ko) 반도체소자의 제조방법
KR20020001335A (ko) 다마신 게이트공정에서의 평탄화를 위한 반도체소자의제조 방법
KR20010063499A (ko) 저유전 물질을 이용한 반도체 소자의 콘택 플러그 형성 방법
KR20020006986A (ko) 반도체 장치의 셀프 얼라인 콘택형성방법
KR20030044363A (ko) 반도체소자의 평탄화방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee