KR20050067573A - Fabricating method of small contact in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 특히 미세한 콘택을 형성하는 방법에 관한 것이다. 본 발명에서는 배리어 메탈과 텅스텐 플러그를 사용함에 있어서, 콘택홀의 사이즈가 작은 경우에 비저항이 낮은 텅스텐에 비하여 비저항이 높은 배리어 메탈이 콘택홀내에 차지하는 양을 최소화함으로써 콘택 저항을 낮출 수 있었다. 또한 본 발명에서는 텅스텐 플러그 증착 후 수행되는 에치벡공정에서 층간절연막 상에 형성된 배리어 메탈까지 모두 제거함으로써 후속 알루미늄 금속배선의 배향성을 향상시켰으며, 화학기상증착법으로 텅스텐 플러그를 형성하는 공정을 개선하여 CVD W 공정의 단차피복성을 향상시켰다. The present invention relates to a method for forming a contact of a semiconductor device, and more particularly to a method for forming a fine contact. In the present invention, when the barrier metal and the tungsten plug are used, the contact resistance can be reduced by minimizing the amount of the barrier metal having a high specific resistance in the contact hole when the contact hole is small in size compared to tungsten having a low specific resistance. In addition, in the present invention, by removing all the barrier metal formed on the interlayer insulating film in the etch back process performed after the tungsten plug deposition, the orientation of the subsequent aluminum metal wiring is improved, and the process of forming the tungsten plug by chemical vapor deposition improves the CVD process. Improved step coverage of the W process.
Description
본 발명은 반도체 소자의 미세 콘택 형성방법에 관한 것으로, 콘택 사이즈가 작은 경우에, 플러그 물질에 비해 비저항이 높은 배리어 메탈이 콘택홀 내에서 차지하는 비율을 감소시킴으로써 콘택저항을 낮춘 발명이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a fine contact of a semiconductor device. In the case where the contact size is small, the contact resistance is lowered by reducing the proportion of barrier metal having a higher resistivity in the contact hole than the plug material.
반도체 산업의 발전에 따라 웨이퍼당 생산 가능한 칩(chip) 수를 증가시키기 위하여 제품생산에 적용되는 패턴 사이즈의 감소가 계속 요구되어지고 있으며, 평면적인 디멘젼(dimension)의 감소에 의해 발생하는 성능 악화를 상쇄시키기 위하여 소자의 높이는 점점 증가하고 있다.With the development of the semiconductor industry, there has been a continuous demand for a reduction in the pattern size applied to product production in order to increase the number of chips that can be produced per wafer, and to reduce the performance deterioration caused by the reduction in planar dimensions. In order to offset the height of the device is increasing.
반도체 기억 소자들 중 DRAM(Dynamic Random Access Memory)은 그러한 경향이 가장 뚜렸한 제품이다. 즉, DRAM의 경우, 그 집적도가 증가함에 따라 기억정보의 기본 단위인 1비트를 기억시키는 메모리 셀의 면적이 점차 작아지고 있다. Among the semiconductor memory devices, DRAM (Dynamic Random Access Memory) is the product with the most tendency. That is, in the case of DRAM, as the degree of integration increases, the area of a memory cell storing one bit, which is a basic unit of memory information, is gradually decreasing.
그런데, 셀의 축소에 비례하여 캐패시터의 면적을 감소시킬 수는 없는 바, 이는 소프트 에러(Soft Error)를 방지하고 안정된 동작을 유지하기 위해 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다.However, it is not possible to reduce the area of the capacitor in proportion to the shrinking of the cell, because a certain charging capacity per unit cell is required to prevent soft errors and maintain stable operation.
따라서, 제한된 셀 면적내에 메모리 캐패시터의 용량을 적정값 이상으로 유지시키기 위한 연구가 요구되고 있으며, 이는 대개 3가지 방법으로 나뉘어 진행되어 왔다. 즉, 유전막의 두께 감소, 캐패시터 전극의 유효면적 증가, 유전율이 높은 유전막의 사용 등이 고려되어 왔다.Therefore, research is required to maintain the capacity of the memory capacitor in a limited cell area above an appropriate value, which has been generally divided into three methods. That is, the reduction of the thickness of the dielectric film, the increase of the effective area of the capacitor electrode, the use of the dielectric film with high dielectric constant, etc. have been considered.
이중에서 캐패시터 전극의 유효면적을 증가시키는 방법의 경우에는, 평면적인 면적의 증가는 이미 그 한계에 이르고 있기 때문에, 대신에 캐패시터의 수직적인 높이가 증가하고 있다. In the case of the method of increasing the effective area of the capacitor electrode, the increase in the planar area has already reached its limit, and instead the vertical height of the capacitor is increasing.
이와같이 소자의 높이가 계속 높아짐에 따라 후속으로 진행되는 Metal 1 contact(이하, 금속 콘택이라 함) 공정의 높이도 계속 증가하는 현상이 발생한다. 이와같이 금속콘택의 높이가 증가함에 따라, 깊어진 콘택홀을 메울 수 있는 플러그 공정이 필요하게 되며, 현재 가장 널리 쓰이고 있는 플러그 물질은 화학기상증착법(Chemical Vapor Depositon : CVD)으로 텅스텐을 증착하는 CVD 텅스텐을 들 수 있다.As the height of the device continues to increase, the height of the subsequent metal 1 contact (hereinafter, referred to as metal contact) process also increases. As the height of the metal contact increases, a plug process for filling a deep contact hole is needed. The most widely used plug material is CVD tungsten, which deposits tungsten by Chemical Vapor Depositon (CVD). Can be mentioned.
CVD 방법으로 텅스텐을 증착하는 공정은, WF6 가스를 H2 또는 SiH4 와 같은 환원가스와 반응시켜 텅스텐을 증착하는 공정으로서, 산화막과 같은 절연막 상에는 텅스텐막이 잘 증착되지 않고 또한, 증착이 되는 경우에도 접착력이 떨어지는 문제가 있어, 산화막 상에 접착력이 우수한 배리어 메탈을 형성하고 그 상부에 CVD 텅스텐 막을 증착하고 있다.The process of depositing tungsten by the CVD method is a process of depositing tungsten by reacting a WF 6 gas with a reducing gas such as H 2 or SiH 4 , where a tungsten film is not deposited well on an insulating film such as an oxide film and is deposited. Also, there is a problem in that the adhesion is poor, forming a barrier metal having excellent adhesion on the oxide film and depositing a CVD tungsten film on the oxide film.
이때, 배리어 메탈로 많이 사용되는 물질이 TiN/Ti 이다. 즉, TiN 막 하부에 Ti 막을 형성함으로써 하부전도막과의 콘택저항을 낮추고 있으며, Ti 막은 플러그 물질 형성후, TiN 막 상에 증착되는 알루미늄(Al)의 배향성을 증가시켜 신뢰성을 개선하는 역할도 한다.In this case, a material that is frequently used as a barrier metal is TiN / Ti. That is, by forming a Ti film under the TiN film, the contact resistance with the lower conductive film is lowered. The Ti film also improves reliability by increasing the orientation of aluminum (Al) deposited on the TiN film after the plug material is formed. .
도1a 내지 도1e는 종래기술에 따라, 배리어 메탈로 TiN/Ti 를 사용하며, 텅스텐 플러그를 사용하는 콘택 형성공정을 도시한 공정단면도로서, 이를 참조하여 종래기술을 설명하면 다음과 같다.1A to 1E are process cross-sectional views illustrating a contact forming process using TiN / Ti as a barrier metal and using a tungsten plug according to the prior art, which will be described below with reference to the related art.
먼저, 반도체 기판(10) 상에 하부전도막(11)을 형성하고, 하부전도막(11) 상에 층간절연막(12)을 증착한다. 여기서, 하부전도막(11)은 금속막, 금속산화막, 금속질화막 또는 금속규화막 등이 될 수 있다.First, the lower conductive film 11 is formed on the semiconductor substrate 10, and the interlayer insulating film 12 is deposited on the lower conductive film 11. Here, the lower conductive film 11 may be a metal film, a metal oxide film, a metal nitride film, or a metal silicide film.
이어서, 층간절연막(12)의 일정부분을 식각하여 하부전도막(11)이 노출되는 콘택홀을 형성한다. Subsequently, a portion of the interlayer insulating layer 12 is etched to form a contact hole through which the lower conductive layer 11 is exposed.
다음으로 도1b에 도시된 바와같이 콘택홀의 단차를 따라 Ti(13)막을 증착하고, 그 상부에 물리기상증착법(Physical Vapor Depositon : PVD)을 이용하여 TiN(14) 막을 적층형성한다. 다음으로 도1c에 도시된 바와같이, 플러그 물질로 사용될 CVD 텅스텐막(15)을 전체 구조 상에 증착한다. Next, as shown in FIG. 1B, a Ti (13) film is deposited along the stepped contact hole, and a TiN (14) film is formed on the upper layer by using physical vapor deposition (PVD). Next, as shown in Fig. 1C, a CVD tungsten film 15 to be used as the plug material is deposited on the entire structure.
다음으로 도1d에 도시된 바와같이 화학기계연마(Chemical Mechanical Polishing : CMP) 또는 에치벡(Etchback) 공정을 적용하여 텅스텐을 식각하여 표면을 평탄화 한다. 이때, 텅스텐 에치벡 공정 이후에 배리어 메탈로 사용된 TiN/Ti 가 층간절연막(23) 상에 잔존하고 있는데, 그 이유는 후술한다.Next, as shown in FIG. 1D, tungsten is etched to apply a chemical mechanical polishing (CMP) or etchback process to planarize the surface. At this time, TiN / Ti used as the barrier metal remains on the interlayer insulating film 23 after the tungsten etching process, which will be described later.
이어서, 도1e에 도시된 바와같이 평탄화된 표면 상에 인터레이어(통상적으로 Ti 또는 Ta 를 포함하는 금속막)(16)가 증착되는데, 인터레이어는 금속배선이 배향성을 좋게 하거나 또는 알루미늄 금속배선과 하부막과의 반응을 억제한다. 이어서, 인터레이어(16) 상에 알루미늄 금속배선(17)을 형성한다.Subsequently, an interlayer (typically a metal film including Ti or Ta) 16 is deposited on the planarized surface as shown in FIG. 1E, which makes the metallization better orientated or the aluminum metallization. Suppresses reaction with the underlying membrane Subsequently, the aluminum metal wiring 17 is formed on the interlayer 16.
이와같은 종래기술에서, 금속과 실리콘간의 접촉저항은 금속과 실리콘 간의 일함수 차이( Φ)에 비례하는데, TiN 막과 n+ 로 도핑된 실리콘 간에는 일함수 차이가 작아서 문제가 없으나, TiN 막과 p+ 로 도핑된 실리콘 간에는 일함수 차이가 크기 때문에 오믹 콘택(ohmic contact)을 이루기가 힘들다.In this prior art, the contact resistance between the metal and silicon is proportional to the work function difference (Φ) between the metal and silicon, and there is no problem because the work function difference is small between the TiN film and the silicon doped with n +, but there is no problem with the TiN film and p +. Due to the large work function difference between the doped silicon, it is difficult to make ohmic contact.
따라서 이 같은 경우에는, TiN/Ti 배리어 메탈의 Ti와 실리콘을 반응시켜 티타늄 실리사이드(TiSi2)를 형성하여 오믹 콘택을 형성하고 있다. 그리고, Ti 는 반응성이 강하기 때문에, 실리콘 위에 산화막과 같은 이물질이 소량 존재하여도 이들과 반응함으로써 유효 콘택면적을 넓히는 역할도 수행한다.Therefore, in such a case, titanium silicide (TiSi 2 ) is formed by reacting Ti of TiN / Ti barrier metal with silicon to form an ohmic contact. In addition, since Ti is highly reactive, even if a small amount of foreign matter such as an oxide film is present on silicon, the Ti also reacts with Ti to widen the effective contact area.
또한, Ti 는 HCP(Hexagonal Close Packed) 구조의 물질로서 (002)면을 표면으로 가질수록 전체적인 물질의 에너지가 낮아지기 때문에, (002)면으로 자라려는 경향이 있다. In addition, Ti is a material of HCP (Hexagonal Close Packed) structure, the lower the energy of the overall material as the surface has a (002) surface, there is a tendency to grow to the (002) surface.
또한 Ti 막은 알루미늄 금속배선의 배향성을 좋게 만드는 역할도 한다. 즉, (111) 방향으로 성장한 알루미늄 막은 electromigration 특성이 우수한 것으로 알려져 있는데, (002)면 Ti의 원자간 거리와 (111)면 Al의 원자간 거리는 서로 비슷하기 때문에, (002)면 Ti 위에 (111)면의 Al 이 성장할 경우, 계면에너지가 최소화되는 관계로 electromigration 특성이 우수한 (111)면의 Al 막을 얻을 수 있다. The Ti film also serves to improve the orientation of the aluminum metal wiring. In other words, the aluminum film grown in the (111) direction is known to have excellent electromigration properties. Since the interatomic distance of the (002) plane Ti and the interatomic distance of the (111) plane Al are similar, When the Al surface grows, the Al film on the (111) surface having excellent electromigration characteristics can be obtained because the interfacial energy is minimized.
Ti와 Al 사이에 TiN 을 증착하는 경우에도 (002)Ti/(011)TiN/(111)Al 의 형태로 알루미늄이 성장하므로, electromigration 특성이 좋아진다.Even when TiN is deposited between Ti and Al, aluminum grows in the form of (002) Ti / (011) TiN / (111) Al, so that electromigration characteristics are improved.
이와같이 배리어 메탈로 TiN/Ti 를 사용하는 경우에는 전술한 바와같은 장점이 있지만 다음과 같은 단점도 있어 문제가 되었다.As described above, in the case of using TiN / Ti as the barrier metal, there are advantages as described above.
먼저, Ti 막은, 텅스텐 플러그 증착을 위한 CVD 텅스텐 증착공정에서 텅스텐 소스인 WF6 가스와 만나 TiF4 형태의 가스를 형성함으로써, 배리어 메탈의 리프팅 (lifting)현상을 유발하는 문제가 있었다.First, in the CVD tungsten deposition process for the deposition of tungsten plug, the Ti film has a problem of causing a lifting phenomenon of the barrier metal by forming a TiF 4 type gas with the WF 6 gas, which is a tungsten source.
도2a 내지 도2c는 전술한 문제점을 도시한 도면으로, 이를 참조하여 설명하면 다음과 같다.2A through 2C illustrate the above-described problems, which will be described below with reference to the drawings.
먼저, 도2a에 도시된 바와같이 층간절연막(12)을 식각하여 하부전도막(11)을 노출시키는 콘택홀을 형성한 후, Ti 막(13)을 증착한다. First, as shown in FIG. 2A, the interlayer insulating film 12 is etched to form a contact hole exposing the lower conductive film 11, and then the Ti film 13 is deposited.
다음으로 Ti 막(13) 상에 TiN 막(14)을 증착하는데, 이때 소자의 집적도가 증가하여 콘택홀의 종횡비가 커짐에 따라 TiN 막(14) 증착의 단차피복성(step coverage)이 불량해 진다. Next, the TiN film 14 is deposited on the Ti film 13, whereby the step coverage of the TiN film 14 deposition becomes poor as the integration degree of the device increases and the aspect ratio of the contact hole increases. .
결과적으로 도2a에 도시된 바와같이 TiN 막(14)이 콘택홀의 측벽을 완전히 덮지 못하고, 콘택홀의 바닥을 제외한 콘택홀의 상부 일부분에만 TiN 막(14)이 증착된다. 따라서, 콘택홀의 아래쪽에는 Ti 막(13)이 그대로 노출된 상태로 있다.As a result, as shown in FIG. 2A, the TiN film 14 does not completely cover the sidewall of the contact hole, and the TiN film 14 is deposited only on the upper portion of the contact hole except the bottom of the contact hole. Therefore, the Ti film 13 is exposed as it is under the contact hole.
다음으로 도2b에 도시된 바와같이 텅스텐 플러그를 증착하기 위한 CVD 텅스텐 공정이 진행된다. 이때, 텅스텐 소스로서 WF6 가스를 사용하는 바, 콘택홀의 아래부분에서 노출된 Ti 막은 (A로 표시된 부분)은 WF6 가스와 반응하여 TiF4 형태의 가스를 형성하여 배리어 메탈을 들뜨게 한다.Next, as shown in FIG. 2B, a CVD tungsten process for depositing a tungsten plug is performed. At this time, since the WF 6 gas is used as the tungsten source, the Ti film exposed at the lower portion of the contact hole (the portion indicated by A) reacts with the WF 6 gas to form a TiF 4 type gas to excite the barrier metal.
결과적으로, 도2c에 도시된 바와같이 CVD 텅스텐 증착공정이 방해를 받게되어 완전한 플러그 증착이 이루어지지 않는다. 도2c를 참조하면, 콘택홀의 아래부분에서는 배리어메탈이 들뜨고 있으며, 이와같이 들뜬 배리어메탈이 WF6 가스가 콘택홀 내부로 들어오는 것을 방해하여 플러그 증착을 어렵게 하고 있음을 알 수 있다.As a result, as shown in Fig. 2C, the CVD tungsten deposition process is interrupted, so that no complete plug deposition is achieved. Referring to Figure 2c, it can be seen that the barrier metal is lifted at the lower portion of the contact hole, and thus the excited barrier metal prevents the WF 6 gas from entering the contact hole, making it difficult to deposit the plug.
전술한 문제점을 해결하기 위해서는, WF6 가스와 반응하는 Ti 막이 노출되어 있지 않아야 하는데, 이를 위한 방법으로는 충분한 양의 TiN 막(14)을 이용하여 Ti 막(13)을 덮는 방법이 있다.In order to solve the above-mentioned problem, the Ti film reacting with the WF 6 gas should not be exposed. A method for covering the Ti film 13 using a sufficient amount of TiN film 14 is provided.
하지만, 콘택홀의 종횡비가 증가함에 따라, 콘택홀의 하부에 충분한 양의 Ti 와 TiN 을 공급하기 위해서는 Ti 막과 TiN 막을 두껍게 증착하던지 아니면, 단차피복성이 우수한 CVD 방법을 사용하여야 하는데, 이 경우에는 콘택홀 내부에 저항이 상대적으로 높은 배리어메탈이 차지하는 면적이 증가하기 때문에, 전체적인 콘택저항이 증가하는 문제가 발생한다. However, as the aspect ratio of the contact hole increases, in order to supply a sufficient amount of Ti and TiN to the lower portion of the contact hole, either a thick Ti film or a TiN film is deposited or a CVD method having excellent step coverage is used. Since the area occupied by the barrier metal having a relatively high resistance increases in the hole, a problem arises in that the overall contact resistance increases.
도3a 내지 도3b는 콘택의 사이즈 또는 배리어 메탈의 두께에 따른 콘택저항의 변화를 도시한 그래프로서 이를 참조하여 종래의 문제점을 설명한다.3A to 3B are graphs showing changes in contact resistance depending on the size of the contact or the thickness of the barrier metal.
도3a는 콘택홀의 높이가 30000Å 이며, 비저항이 12μΩcm 인 CVD 텅스텐을 플러그 물질로 사용하며, 비저항이 150μΩcm 인 CVD TiN 을 배리어메탈로 사용하는 경우에, 콘택 사이즈에 따른 저항의 변화를 나타낸 도면이다. FIG. 3A shows a change in resistance according to contact size when a contact hole having a height of 30000 mm 3, a resistivity of 12 μm cm CVD tungsten is used as a plug material, and CVD TiN having a specific resistance of 150 μm cm as a barrier metal.
전체적인 층간 연결저항(도3a에서 '전체저항'으로 표시됨)은, 플러그 물질과 하부전도 물질간의 접촉저항(도3a에서 '접촉저항'으로 표시됨)과 플러그 물질 자체의 저항(도3a에서 '플러그 저항'으로 표시됨)의 합으로 표시할 수 있다. The overall interlayer connection resistance (denoted as' total resistance 'in Fig. 3a) is the contact resistance between the plug material and the lower conductive material (denoted as' contact resistance' in Fig. 3a) and the resistance of the plug material itself (the 'plug resistance in Fig. 3a). It can be expressed as a sum of ').
근데 도3a를 참조하면, 전체적인 층간 연결저항의 대부분은 플러그 저항에 의해 좌우되고 있음을 알 수 있다.However, referring to FIG. 3A, it can be seen that most of the overall interlayer connection resistance depends on the plug resistance.
즉, 플러그 물질과 하부전도 물질간의 접촉저항은, 콘택홀의 사이즈에 반비례하는 특성이 있기 때문에, 콘택홀의 사이즈가 증가함에 따라 접촉저항은 감소한다. 반면에, 콘택홀의 사이즈가 감소할수록 플러그 저항은 매우 큰 폭으로 증가한다. 도3a을 참조하면, 0.1㎛ 정도의 사이즈를 갖는 콘택홀에서는 대부분의 층간연결저항('전체저항'으로 표시)이 플러그 자체의 저항('플러그 저항'으로 표시)임을 알 수 있다.That is, since the contact resistance between the plug material and the lower conductive material has a property inversely proportional to the size of the contact hole, the contact resistance decreases as the size of the contact hole increases. On the other hand, as the size of the contact hole decreases, the plug resistance increases significantly. Referring to FIG. 3A, it can be seen that in the contact hole having a size of about 0.1 μm, most of the interlayer connection resistance (denoted as 'total resistance') is the resistance of the plug itself (denoted as 'plug resistance').
도3b는 콘택 사이즈가 0.1㎛ 인 콘택홀에서 배리어 메탈의 두께에 따른 층간연결저항을 도시한 도면으로, 이를 참조하면, 배리어 메탈의 두께가 두꺼울수록 층간연결저항이 증가하고 있음을 알 수 있다. 3B is a view illustrating interlayer connection resistance according to a thickness of a barrier metal in a contact hole having a contact size of 0.1 μm. Referring to this, it can be seen that the interlayer connection resistance increases as the barrier metal becomes thicker.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 금속콘택이 접속되는 하부전도막이 금속산화막/금속질화막/금속규화막인 경우, Ti 없이 CVD TiN 만을 배리어 메탈로 사용하여 콘택홀 내에서 플러그가 차지하는 면적을 증가시켜 콘택저항을 낮추었으며, 텅스텐 플러그 형성을 위한 에치벡 공정에서 층간절연막 상에 남아있는 TiN 막도 모두 제거함으로서, 후속 알루미늄 금속배선의 배향성 악화도 해결한 반도체 소자의 콘택 형성방법을 제공함을 그 목적으로 한다. The present invention has been made to solve the above-mentioned problems. When the lower conductive film to which the metal contact is connected is a metal oxide film / metal nitride film / metal silicide film, the plug is formed in the contact hole using only CVD TiN as a barrier metal without Ti. The contact resistance of the semiconductor device was reduced by increasing the area to be occupied, and by removing all of the TiN film remaining on the interlayer insulating film in the etchbeck process for forming the tungsten plug, thereby eliminating the deterioration in the orientation of the subsequent aluminum metal wiring. The purpose is to provide.
상기한 목적을 달성하기 위한 본 발명은, 기판 상에 금속, 금속질화막, 금속산화막 또는 금속규화막 중 어느 하나를 포함하여 이루어진 전도층을 형성하는 단계; 상기 전도층을 덮는 층간절연막을 형성하고 상기 층간절연막의 일정부분을 제거하여 상기 전도층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 기판을 세정하는 단계; 화학기상증착법을 이용하여 상기 층간절연막의 표면 및 상기 콘택홀의 단차를 따라 티타늄 질화막, 텅스텐 질화막 또는 탄탈륨 질화막 중 어느 하나의 막 만으로 구성된 배리어 메탈을 증착하는 단계; 상기 배리어 메탈 상에 텅스텐을 화학기상증착법으로 증착하여 상기 콘택홀을 매립하는 단계; 및 화학기계연마 또는 에치벡 공정을 적용하여 상기 텅스텐을 제거하되, 상기 층간절연막 상에 형성된 상기 배리어 메탈까지 모두 제거하여 상기 층간절연막을 노출시키는 단계를 포함하여 이루어진다. The present invention for achieving the above object, forming a conductive layer comprising any one of a metal, a metal nitride film, a metal oxide film or a metal silicide film on the substrate; Forming a contact hole exposing the conductive layer by forming an interlayer insulating film covering the conductive layer and removing a portion of the interlayer insulating film; Cleaning the substrate including the contact hole; Depositing a barrier metal including only one of a titanium nitride film, a tungsten nitride film, and a tantalum nitride film along a surface of the interlayer insulating film and the contact hole using a chemical vapor deposition method; Depositing tungsten on the barrier metal by chemical vapor deposition to fill the contact hole; And removing the tungsten by applying a chemical mechanical polishing or etchbeck process, and removing all of the barrier metal formed on the interlayer insulating film to expose the interlayer insulating film.
본 발명에서는 금속콘택이 접속되는 하부전도막이 금속산화막/금속질화막/금속규화막인 경우, Ti 없이 CVD TiN 만을 배리어 메탈로 사용하여 콘택홀 내에서 플러그가 차지하는 면적을 증가시켜 콘택저항을 낮추어 주었으며 또한, 텅스텐 플러그 형성을 위한 에치벡 공정에서 층간절연막 상에 남아있는 TiN 막도 모두 제거함으로서 후속 알루미늄 금속배선의 배향성 악화를 방지하였다. 또한, 본 발명에서는 CVD 텅스텐 공정에서 공정초기에 WF6 가스를 흘려주는 스텝을 추가하여 소자의 특성을 향상시켰다.In the present invention, when the lower conductive film to which the metal contact is connected is a metal oxide film / metal nitride film / metal silicide film, the contact resistance is reduced by increasing the area occupied by the plug in the contact hole using only CVD TiN as a barrier metal without Ti. In the Etchbeck process for tungsten plug formation, the TiN film remaining on the interlayer insulating film was also removed, thereby preventing deterioration of the orientation of the subsequent aluminum metal wiring. In the present invention, the step of flowing the WF 6 gas at the beginning of the process in the CVD tungsten process was added to improve the characteristics of the device.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도6a 내지 도6d는 본 발명의 일실시예에 따른 콘택 형성공정을 도시한 공정단면도로서, 이를 참조하여 본 발명의 일실시예를 설명하면 다음과 같다.6A through 6D are cross-sectional views illustrating a process for forming a contact according to an embodiment of the present invention. Referring to this, an embodiment of the present invention will be described below.
먼저, 도6a에 도시된 바와같이 반도체 기판(30) 상에 하부전도막(31)을 형성한 후, 하부전도막(31) 상에 층간절연막(32)을 형성한다. 여기서, 하부전도막(31)은 금속산화막, 금속질화막 또는 금속규화막이다.First, as shown in FIG. 6A, the lower conductive film 31 is formed on the semiconductor substrate 30, and then the interlayer insulating film 32 is formed on the lower conductive film 31. Here, the lower conductive film 31 is a metal oxide film, a metal nitride film or a metal silicide film.
다음으로 층간절연막의 일정부분을 제거하여 하부전도막이 노출되는 콘택홀을 형성한다. 다음으로, 콘택홀 내부를 세정하는 세정공정이 진행된다. Next, a portion of the interlayer insulating film is removed to form a contact hole through which the lower conductive film is exposed. Next, a cleaning process for cleaning the inside of the contact hole is performed.
세정공정으로는 불소를 함유한 습식세정 또는 건식세정공정을 적용하여 콘택홀 내부를 세정할 수도 있으며, 또는 인가된 바이어스(bias)를 이용하여 이온을 기판에 충돌시켜 콘택홀 내부를 세정하는 방법을 이용할 수도 있다.As a cleaning process, a wet or dry cleaning process containing fluorine may be used to clean the inside of the contact hole. Alternatively, the inside of the contact hole may be cleaned by impinging ions on the substrate using an applied bias. It can also be used.
이와같은 세정공정 이후에, 화학기상증착법을 이용하여 20 ∼ 100Å 정도의 얇은 두께를 갖는 배리어 메탈(33)을 증착한다. After such a cleaning step, a barrier metal 33 having a thin thickness of about 20 to 100 kPa is deposited using chemical vapor deposition.
본 발명의 일실시예에서는 배리어메탈로 Ti 막 없이 CVD TiN 막(33) 만을 사용하였는데 TiN 막 이외에도, WN 막, TaN 막도 사용가능하며, 이러한 배리어메탈 구조가 가능함에 대해 설명하면 다음과 같다.In the exemplary embodiment of the present invention, only the CVD TiN film 33 is used as the barrier metal without the Ti film. In addition to the TiN film, a WN film and a TaN film may be used, and the barrier metal structure may be described as follows.
종래에, DRAM 소자의 비트라인으로 사용되는 물질은 WSix/폴리실리콘 구조를 이용하여 왔다. 이때, 비도핑된 폴리실리콘은 자체저항이 높기 때문에, 인(P) 또는 비소(As)등의 n형으로 도핑된 N type 폴리실리콘을 이용하였다. 따라서, 종래에는 비트라인은 N type 실리콘에만 콘택할 수 있었다. Conventionally, materials used as bit lines in DRAM devices have used WSix / polysilicon structures. At this time, since the non-doped polysilicon has a high self-resistance, n-type polysilicon doped with n-type, such as phosphorus (P) or arsenic (As), was used. Therefore, in the past, the bit lines could only contact N type silicon.
그러나, 텅스텐을 비트라인으로 이용하게 되면서, N type 실리콘은 물론 P type 실리콘에도 비트라인으로 콘택이 가능해졌기 때문에, 모든 실리콘과의 콘택은 비트라인이 담당하게 되었으며, 따라서 실리콘에 직접 콘택하던 제 1 금속배선(Metal 1) 콘택은 비트라인에만 콘택할 수 있게 되었다.However, since tungsten is used as a bit line, the contact between the silicon as well as the N type silicon as well as the P type silicon is made possible by the bit line, so that all the contacts with the silicon are in charge, and therefore the first contact with the silicon Metallization (Metal 1) contacts can only contact bitlines.
제 1 금속배선(Metal 1) 콘택이 담당하던 또 다른 하부 레이어인, 플레이트 전극(캐패시터의 상부전극)의 경우, 캐패시턴스 확보를 목적으로 기존에 사용되었던 폴리실리콘 전극 대신에 TiN, Ru, RuOx 등과 같은 금속전극 또는 금속질화막(또는 금속산화막) 전극이 사용되고 있다. In the case of the plate electrode (the upper electrode of the capacitor), which is another lower layer in charge of the first metal wiring (Metal 1) contact, instead of the polysilicon electrode previously used for securing the capacitance, such as TiN, Ru, RuOx, etc. Metal electrodes or metal nitride film (or metal oxide film) electrodes are used.
금속전극 또는 금속질화막(또는 금속산화막) 전극과 배리어 메탈인 TiN 막은 일함수(work function) 차이가 낮기 때문에, 콘택저항 역시 금속/실리콘 접합에 비해 매우 낮다. 따라서, 콘택저항 감소를 위해서 종래기술에서 사용되어온 Ti 막을 배리어 메탈 구조에서 배제하여도 별 문제가 없다.Since the metal electrode or metal nitride (or metal oxide) electrode and the barrier metal TiN film have a low work function difference, the contact resistance is also very low compared to the metal / silicon junction. Therefore, there is no problem even if the Ti film, which has been used in the prior art for reducing contact resistance, is excluded from the barrier metal structure.
도4에는 배리어 메탈로서 Ti 막의 사용여부, 세정공정의 유무에 따른 제 1 금속배선과 텅스텐 비트라인과의 콘택 저항을 도시한 그래프로서, 텅스텐을 비트라인으로 사용할 경우, 세정만 실시한다면 Ti 막이 없이 TiN 막 만을 배리어 메탈로 사용하여도 낮은 콘택저항을 확보할 수 있음을 알 수 있다.Fig. 4 is a graph showing contact resistance between the first metal wiring and the tungsten bit line depending on whether the Ti film is used as a barrier metal and whether or not the cleaning process is performed. When tungsten is used as the bit line, there is no Ti film. It can be seen that a low contact resistance can be ensured even when only the TiN film is used as the barrier metal.
그런데, 본 발명의 일실시예에서와 같이, 배리어 메탈로 TiN 막 만을 이용하되, TiN 막을 기존에 사용되어 왔던 PVD 방법을 이용하여 증착할 경우에는 다음과 같은 문제가 있다.By the way, as in the embodiment of the present invention, using only the TiN film as a barrier metal, when the TiN film is deposited using a PVD method that has been used previously, there are the following problems.
우선, PVD 방법 중에서 단차피복성이 비교적 우수한 IMP(Ion Metal Plasma) 방법을 사용하더라도, 깊어진 콘택홀의 측벽 및 바닥에 일정두께의 TiN 막을 증착하기 위해서는, 콘택홀의 평판상에는 매우 두꺼운 TiN 막이 필요하다.First, even if the IMP (Ion Metal Plasma) method, which has relatively high step coverage, is used in the PVD method, a very thick TiN film is required on the flat plate of the contact hole in order to deposit a TiN film having a predetermined thickness on the sidewall and the bottom of the deep contact hole.
도5는 IMP 방법에 의한 단차피복성 특성을 나타낸 것으로, 콘택홀의 종횡비가 5 이상인 경우에는 10％ 이하의 단차피복성이 예상되며, 이 경우, 콘택홀의 하부에 50Å 정도의 두께의 TiN 막을 형성하기 위해서는, 콘택홀의 평판 상에는 500Å 이상의 TiN 막이 증착되어야 한다. 여기서, 콘택홀의 평판이라 함은 도6a의 층간절연막 상을 의미한다.Fig. 5 shows the step coverage characteristic by the IMP method, and when the aspect ratio of the contact hole is 5 or more, a step coverage of 10% or less is expected. In this case, forming a TiN film having a thickness of about 50 μs at the bottom of the contact hole. In order to do this, a TiN film of 500 ns or more must be deposited on the flat plate of the contact hole. Herein, the flat plate of the contact hole means the interlayer insulating film on FIG. 6A.
이와같이 콘택홀의 평판에 500Å 이상의 두꺼운 TiN 막이 증착되면, 콘택홀의 입구가 좁아지기 때문에, 후속의 CVD 텅스텐 증착공정(플러그 공정)에서 플러그 물질을 콘택홀 내부에 매립하는 것이 어려워진다.When a 500 Ti or more thick TiN film is deposited on the flat plate of the contact hole as described above, the inlet of the contact hole is narrowed, so that it is difficult to embed the plug material inside the contact hole in a subsequent CVD tungsten deposition process (plug process).
또한, 텅스텐 플러그 물질을 증착 후 수행되는 텅스텐 에치벡 공정은 불소가 포함된 가스를 식각가스로 사용하는 바, 불소(F)를 포함하는 가스조건 하에서는 TiN 막이 잘 제거되지 않는 관계로, TiN 막(33)이 에치벡 공정 후에도 층간절연막(32) 상에 잔류하게 된다.In addition, the tungsten etchbeck process performed after the deposition of the tungsten plug material uses a fluorine-containing gas as an etching gas, so that the TiN film is not easily removed under a gas condition containing fluorine (F). 33 remains on the interlayer insulating film 32 even after the etch back process.
이와같이 TiN 막(33)이 층간절연막(32) 상에 잔류한 상태에서, 인터레이어인 Ti 막을 증착하고 그 상부에 알루미늄 금속배선을 증착하게 되면, 배리어 메탈의 잔류때문에 알루미늄의 배향성이 악화된다. 즉, TiN 막이 잔류한 결과, Al/인터레이어(Ti)/TiN/층간절연막 스택구조를 갖기 때문에 배향성이 악화된다.In such a state that the TiN film 33 remains on the interlayer insulating film 32, when the Ti film, which is an interlayer, is deposited and the aluminum metal wiring is deposited thereon, the orientation of aluminum is deteriorated due to the residual of the barrier metal. That is, as a result of the TiN film remaining, since the TiN film has an Al / interlayer (Ti) / TiN / interlayer insulating film stack structure, the orientation is deteriorated.
전술한 바와같이 텅스텐 에치벡 공정 후 잔존하는 TiN 막의 제거를 위하여, 추가로 Cl를 이용한 에치벡공정을 사용할 수 있으나, 이 경우에는 콘택홀의 평판 상에 Cl 이 잔류하게 되어, 잔류한 Cl 이 후속으로 증착되는 알루미늄 배선을 부식시키는 악영향을 유발하는 문제가 있다.As described above, in order to remove the remaining TiN film after the tungsten etch-beck process, an etch-beck process using Cl may be additionally used, but in this case, Cl remains on the plate of the contact hole, and the remaining Cl is subsequently There is a problem of causing adverse effects to corrode the deposited aluminum wiring.
따라서, 본 발명의 일실시예와 같이 얇은 두께의 TiN 막(33) 만을 배리어 메탈로 사용하고, 텅스텐 에치벡 공정 중에 배리어 메탈로 사용된 TiN 막도 함께 제거하기 위해서는, 단차피복성이 우수한 CVD 방법을 이용하여 TiN 막을 증착하여야 한다.Therefore, in order to use only a thin TiN film 33 as a barrier metal and remove the TiN film used as a barrier metal during the tungsten etching process as in an embodiment of the present invention, a CVD method having excellent step coverage TiN film should be deposited by using.
CVD TiN 공정의 경우, 단차피복성이 90％ 이상의 값을 보이기 때문에, 콘택홀의 하부에 50Å 정도의 TiN 막을 확보하기 위해서는, 콘택홀의 평판에는 100Å 정도의 TiN 막 만이 증착된다. In the CVD TiN process, since the step coverage shows a value of 90% or more, only a TiN film of about 100 GPa is deposited on the flat plate of the contact hole in order to secure a 50 N TiN film under the contact hole.
따라서, 텅스텐 에치벡 공정 중에 TiN 막도 함께 제거할 수 있어 알루미늄 배선의 배향성 악화도 방지할 수 있다.Therefore, the TiN film can also be removed during the tungsten etchbeck process, thereby preventing deterioration in the orientation of the aluminum wiring.
도6a에 도시된 바와같이 배리어메탈로 사용될 TiN 막(33)을 화학기상증착법으로 증착한 다음에, 도6b에 도시된 바와같이 플러그로 사용될 텅스텐(34)을 화학기상증착법으로 증착한다.As shown in FIG. 6A, a TiN film 33 to be used as a barrier metal is deposited by chemical vapor deposition, and then tungsten 34 to be used as a plug is deposited by chemical vapor deposition as shown in FIG. 6B.
화학기상증착법으로 텅스텐 플러그를 증착하는 CVD W 공정은, 환원가스로서 H2 가스를 사용하는 공정과 SiH4 가스를 사용하는 공정이 있는데, H2 환원공정을 이용하여 증착된 CVD 텅스텐은, 단차피복성이 우수하고 증착된 텅스텐의 저항이 낮은 장점이 있으나, TiN 막 위에 핵 생성이 잘 되지 않는 단점이 있다. 이러한 단점을 개선하기 위하여 통상적인 CVD W 공정은 세개의 스텝으로 구성되어 있다.The CVD W process for depositing tungsten plugs by chemical vapor deposition includes a process using H 2 gas as the reducing gas and a process using SiH 4 gas. The CVD tungsten deposited using the H 2 reduction process is coated with a step. Although excellent in properties and low in resistance of deposited tungsten, there is a disadvantage in that nucleation is not well formed on the TiN film. To alleviate this drawback, a typical CVD W process consists of three steps.
즉, 첫번째 스텝은, 기 형성되어 있는 배리어 메탈의 결함(defect)을 통해 소스가스인 WF6 가스가 확산되어 추가적으로 결함이 형성되는 것을 방지하며 또한, 후속 스텝에서의 원할한 막 생성을 돕기 위해, SiH4 만을 흘려보내 비정질의 Si 막을 50Å 이하의 두께로 증착하는 공정이다.That is, the first step is to prevent the formation of additional defects by diffusing the WF 6 gas, which is the source gas, through the defects of the pre-formed barrier metal, and to help to produce a smooth film in the subsequent step. It is a step of depositing an amorphous Si film with a thickness of 50 kPa or less by flowing only SiH 4 .
이때, 이렇게 형성된 비정질의 Si 막은 그 단차피복성은 우수하지만, 증착속도가 매우 느린 관계로 생산성을 고려하면 충분한 두께를 증착할 수 없다. 이를 보완하기 위하여 최소한의 두께로 Si 막을 증착한 후에 두번째 스텝이 진행된다.At this time, the amorphous Si film thus formed has excellent step coverage, but due to the very low deposition rate, sufficient thickness cannot be deposited in consideration of productivity. To compensate for this, a second step is performed after the Si film is deposited to a minimum thickness.
두번째 스텝은, SiH4 환원공정을 도입하여 nucleation W 레이어를 300 ∼ 500 Å 정도 형성하는 공정이다.The second step is a step of introducing a SiH 4 reduction step to form a nucleation W layer of about 300 to 500 GPa.
그리고, 세번째 스텝으로 H2 환원공정을 도입하여 나머지 두께의 CVD 텅스텐을 형성하여 콘택홀을 매립한다.In the third step, the H 2 reduction process is introduced to form CVD tungsten having the remaining thickness to fill the contact holes.
이와같이 3 스텝으로 구성된 CVD W 공정의 경우, 2 번째 스텝인 SiH4 환원공정은 단차피복성이 좋지 않은 관계로 콘택홀 입구가 좁아지는 문제를 유발하여 전체적인 CVD W 공정의 단차피복성을 악화시키는 문제가 있어, 이를 개선할 목적으로 원자층 증착법(Atomic Layer Deposition : ALD) 법에 의해 SiH4 환원공정을 진행하기도 하였다. 그러나, ALD 법의 경우 증착속도가 매우 느린 단점이 있다.In the case of the CVD W process consisting of three steps, the second step, the SiH 4 reduction process, causes a problem that the contact hole entrance is narrowed due to poor step coverage, thereby degrading the overall step coverage of the CVD W process. In order to improve this, the SiH 4 reduction process was also performed by atomic layer deposition (ALD). However, the ALD method has a disadvantage that the deposition rate is very slow.
이에 본 발명에서는 이러한 단점을 개선하기 위하여 다음과 같은 공정을 이용하였다. Therefore, in the present invention, the following process was used to improve these disadvantages.
즉, CVD W 공정의 초기에 WF6 가스를 먼저 흘려주어 TiN 막의 표면에 WF6 가스을 흡착시켜 주었다. 이와같이 TiN 막의 표면에 WF6 가스을 흡착시켜 준 이후에, 비정질 실리콘 막을 증착하기 위한 첫번째 스텝을 진행하게 되면, SiH4 의 분해를 촉진시킬 수 있기 때문에 비정질 실리콘막을 빠르고 균일하게 증착시킬 수 있다.That is, given the beginning of the CVD process W flowing WF 6 gas was first adsorbed WF 6 gaseueul the TiN film surface. After adsorbing the WF 6 gas on the surface of the TiN film as described above, if the first step for depositing the amorphous silicon film is performed, the decomposition of the SiH 4 can be accelerated, so that the amorphous silicon film can be quickly and uniformly deposited.
따라서, 두번째 스텝인 SiH4 환원공정을 이용한 nucleation W 레이어의 두께를 감소시킬 수 있어, 단차피복성을 향상시킬 수 있었다.Therefore, the thickness of the nucleation W layer using the SiH 4 reduction process, which is the second step, can be reduced, and the step coverage can be improved.
언급한 바와같이 nucleation 레이어의 경우, 단차피복성이 나쁘기 때문에 전체 CVD W 공정의 단차피복성을 악화시키고 있으나, 본 발명에서는 nucleation 레이어의 두께를 감소시킬 수 있어 전ㅊ에 CVD W 공정의 단차피복성을 개선시킬 수 있었다. As mentioned above, in the case of nucleation layer, the step coverage of the entire CVD W process is deteriorated because the step coverage is poor. However, in the present invention, the thickness of the nucleation layer can be reduced so that the step coverage of the CVD W process can be reduced. Could improve.
전술한 바와같은 CVD W 공정을 이용하여 텅스텐 플러그를 증착한 다음, 도6c에 도시된 바와같이 화학기계연마 또는 에치벡 공정을 적용하여, 층간절연막 상에 형성된 CVD 텅스텐을 제거하여 표면을 평탄화 한다.The tungsten plug is deposited using the CVD W process as described above, and then subjected to a chemical mechanical polishing or etchbeck process as shown in FIG. 6C to remove the CVD tungsten formed on the interlayer insulating film to planarize the surface.
이때, 층간절연막(32) 상에 형성되어 있던 CVD TiN 막(33)도 함께 제거되어 있음을 알 수 있다. 즉, 본 발명에서는 종래의 PVD 방법 대신에 CVD 방법을 이용하여 TiN 막을 얇은 두께로 증착할 수 있었으며 따라서, 후속 텅스텐 에치벡 공정에서 층간절연막(32) 상에 증착된 CVD TiN 막(33)도 함께 제거할 수 있었다. At this time, it can be seen that the CVD TiN film 33 formed on the interlayer insulating film 32 is also removed. That is, in the present invention, instead of the conventional PVD method, the TiN film could be deposited to a thin thickness by using the CVD method, and thus, the CVD TiN film 33 deposited on the interlayer insulating film 32 in the subsequent tungsten etching process was also included. Could be removed.
본 발명에서와 같이 층간절연막 상에 증착된 CVD TiN 막(33)도 모두 제거된 결과, 후속 알루미늄 금속배선의 배향성이 악화되는 것을 방지할 수 있다.As a result, all of the CVD TiN films 33 deposited on the interlayer insulating film as in the present invention are also removed, thereby preventing deterioration in the orientation of subsequent aluminum metal wirings.
즉, CVD TiN 막이 제거되지 않은 경우에는, Al/인터레이어(Ti)/TiN/층간절연막 스택구조를 갖게 되어 알루미늄 금속배선의 배향성이 악화되지만, 본 발명에서와 같이 CVD TiN 막이 제거된 경우에는, Al/인터레이어(Ti)/층간절연막 스택구조를 갖게 되어 알루미늄 금속배선의 배향성이 악화를 방지할 수 있다.That is, in the case where the CVD TiN film is not removed, the Al / interlayer (Ti) / TiN / interlayer insulating film stack structure is obtained and the orientation of the aluminum metal wiring is deteriorated. However, when the CVD TiN film is removed as in the present invention, The Al / interlayer (Ti) / interlayer insulating film stack structure is provided to prevent deterioration in the orientation of the aluminum metal wiring.
이와같이 화학기계연마 또는 에치벡 공정을 진행한 다음, 도6d에 도시된 바와같이 인터레이어(35)(Ti 또는 Ta)를 증착하고 그 상부에 알루미늄 금속배선(36)을 형성한다. After the chemical mechanical polishing or etchbeck process is performed, the interlayer 35 (Ti or Ta) is deposited as shown in FIG. 6D and the aluminum metal wiring 36 is formed thereon.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
본 발명을 적용하면, 콘택홀 내에서 플러그가 차지하는 면적을 최대화 할 수 있기 때문에 콘택저항을 감소시킬 수 있으며, 알루미늄 금속배선의 배향성 향상과 CVD 텅스텐 공정시의 단차피복성을 개선할 수 있는 장점이 있다. Application of the present invention can maximize the area occupied by the plug in the contact hole, thereby reducing contact resistance, and improving the orientation of aluminum metal wiring and improving the step coverage in the CVD tungsten process. have.
도1a 내지 도1e는 종래기술에 따라, 배리어 메탈로 TiN/Ti 를 사용하고 플러그 물질로 텅스텐을 사용한 콘택 형성공정을 도시한 공정단면도, 1A-1E are process cross-sectional views illustrating a contact forming process using TiN / Ti as a barrier metal and tungsten as a plug material, according to the prior art;
도2a 내지 도2c는 종래기술에 따른 콘택 형성공정의 문제점을 도시한 단면도,2a to 2c are cross-sectional views showing the problems of the contact forming process according to the prior art,
도3a는 종래기술에 따른 콘택형성공정에서 콘택 사이즈에 따른 콘택저항의 변화를 도시한 그래프,3A is a graph showing a change in contact resistance according to a contact size in a contact forming process according to the prior art;
도3b는 종래기술에 따른 콘택형성공정에서 배리어 메탈의 두께에 따른 콘택저항의 변화를 도시한 그래프,Figure 3b is a graph showing the change in contact resistance according to the thickness of the barrier metal in the contact forming process according to the prior art,
도4는 메탈 1 과 텅스텐 비트라인간의 콘택에서 세정공정 유무 및 Ti 사용유무에 따른 콘택저항의 변화를 도시한 그래프,4 is a graph showing a change in contact resistance according to whether a cleaning process is used and whether Ti is used in the contact between the metal 1 and the tungsten bit line;
도5는 콘택홀의 종횡비에 따라 IMP 법으로 플러그를 형성할 경우의 단차피복성을 도시한 그래프,Fig. 5 is a graph showing the step coverage when forming a plug by the IMP method according to the aspect ratio of the contact hole;
도6a 내지 도6d는 본 발명의 일실시예에 따른 콘택형성공정을 도시한 공정단면도. 6A through 6D are cross-sectional views illustrating a contact forming process according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
30 : 기판30: substrate
31 : 하부 전도막31: lower conductive film
32 : 층간절연막32: interlayer insulating film
33 : CVD TiN 막33: CVD TiN film
34 : CVD 텅스텐 막34: CVD tungsten film
35 : Interlayer35: Interlayer
36 ; 금속배선 36; Metal wiring
Claims (7)
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| KR1020030098560A KR20050067573A (en) | 2003-12-29 | 2003-12-29 | Fabricating method of small contact in semiconductor device |
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