KR20050060032A - 웨이퍼 레벨 무전해 구리 금속화 및 범핑 공정, 및 반도체웨이퍼 및 마이크로칩용 도금액 - Google Patents

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루하이징
공하오
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내셔널 유니버시티 오브 싱가포르
에이전시 포 사이언스, 테크놀로지 앤드 리서치
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Abstract

본 공정은 수개의 마이크로칩을 포함하는 반도체 칩 또는 웨이퍼 상에 구리 범프를 제조하기 위하여 사용된다. 칩 또는 웨이퍼는 다수의 반도체 디바이스를 포함하는 층 및 개구를 갖는 패시베이션층을 갖는다. 개구 내의 도전성 패드는 반도체 디바이스와 접촉한다. 이 공정에서, 도전성 접착성 물질은 도전성 패드 상에 침착되어 접착 층을 형성한다. 도전성 물질은 접착층 상에 침착되어 배리어층을 형성하고, 패시베이션 층은 산 담금 용액에 담가져, 패시베이션 층에 부착될 수 있는 도전성 접착성 물질의 입자가 제거된다. 이어서, 구리가 배리어 층 상에 침착되어, 구리 범프를 형성한다. 침착 단계의 각 단계는 무전해 수행된다. 또한, 도금액 및, 상기 공정으로 제조되는 웨이퍼 및 마이크로칩이 제공된다.

Description

웨이퍼 레벨 무전해 구리 금속화 및 범핑 공정, 및 반도체 웨이퍼 및 마이크로칩용 도금액{WAFER LEVEL ELECTROLESS COPPER METALLIZATION AND BUMPING PROCESS, AND PLATING SOLUTIONS FOR SEMICONDUCTOR WAFER AND MICROCHIP}
본 발명은 반도체의 웨이퍼 범핑(bumping) 기술에 관한 것이다. 특히, 본 발명은 마이크로칩 또는 다수의 마이크로칩을 포함하는 웨이퍼 상에 구리 범프를 제조하는 무전해 침착 공정에 관한 것이다.
무전해 침착(electroless deposition)은 기존의 전기 분해 도금 기술보다 우수한 많은 장점들을 제공함에 따라 웨이퍼 범핑 산업에서 더욱 더 매력있는 기술이 되고 있다. 특히, 무전해 침착은 마스크가 필요없으며, 전기 분해 도금 기술보다 저비용, 보다 짧은 공정 단계, 양호한 균일성 및 양호한 갭 충전 능력(gap filling ability)을 가진다. 이들 장점은, 웨이퍼 범핑에 있어 UBM(Under-Bump-Metal) 용도로 특히 중요하다. 저비용으로 니켈 범프를 생산하고자 무전해 니켈 범핑 공정이 개발되어 왔다. 하지만, 상기 공정은 양산에는 적합하지 않았다. 더욱이, 니켈은 높은 경도를 가지며 두께가 1㎛ 이상으로 침착된 니켈의 경우 고유 응력(intrinsic stress)를 가지려는 경향이 있기 때문에, 범핑 용도로는 특히 적합하지 않다. 이는, 웨이퍼의 하부에 놓인 반도체 구조체가 통상적으로 매우 약하고(fragile) 응력에 민감하기 때문에, 웨이퍼상에 무전해 니켈 침착의 적용가능성을 제한하는 결과를 초래한다.
대안적인 금속으로서 구리는 범핑 용도에 있어 몇가지 고유 특성을 제공한다. 특히, 니켈에 비해, 구리는 보다 높은 전기 전도성, 보다 높은 열 전도성, 보다 낮은 녹는점, 보다 낮은 열 팽창 계수를 가지며 또한 더욱 연성이 있는 금속이다. 또한, 구리는 전기 분해 범핑 용도로 사용되는 니켈, 또는 주석, 납 및 금과 같은 여타의 금속보다 더 저렴하다. 이처럼, 웨이퍼상의 무전해 구리 범핑 공정의 개발은 웨이퍼 범핑 산업에서 매우 중요하다.
또한, 실리콘 웨이퍼상의 구리 금속 패드는 알루미늄 패드의 대체로서 실리콘 집적 회로 금속배선 설계법에 점차적으로 도입되고 있다. 알루미늄 및 그 합금은 높은 RC(레지스턴스-커패시턴스) 딜레이, 높은 일렉트로-마이그레이션(elctro-migration) 및 열악한 응력 저항과 같은 여러가지 문제점을 가진다. 한편, 구리는 실리콘 웨이퍼의 다음 세대에 대해 알루미늄 대신에 새로운 금속배선 물질로 점점 인식되어 왔다. 온-칩 배선(on-chip interconnect)용으로 구리를 사용하는 것은 반도체 산업에 의해 최근에만 구현되었지만, 구리는 수년동안 플립-칩 패키징용 땜납가능면(solderable surface) 및 배선 용도를 제공하는 분야에 폭넓게 사용되어 왔다. 그러므로, 이들 요구를 만족시키도록 웨이퍼 레벨상의 무전해 구리 범핑을 개발하는 것이 중요하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따라 생성되는, 사전설정된 패턴으로 배치된 구리 범프들의 수를 갖는 Si(실리콘) 웨이퍼상의 반도체 칩의 평면도;
도 2는 도 1의 반도체 칩의 구리 범프들 중 하나의 개략적 단면도;
도 3은 도 2의 구리 범프를 제조하는데 사용되는 공정 흐름도;
도 4a-4c는 도 3의 공정의 상이한 단계에서의 도 2의 구리 범프의 단면도;
도 5a는 도 1의 반도체 칩의 6개의 구리 범프의 평면도;
도 5b는 도 5a의 구리 범프들 중 하나의 확대도;
도 6은 탐침 조도계(stylus profilometer)를 이용하여 측정된, 반도체 칩을 따르는 거리의 함수로서 도 1의 반도체 칩의 구리 범프들의 높이의 그래프;
도 7은 AL(알루미늄) 세정 단계 후의 도 5a의 구리 범프들 중 하나의 도전성 패드의 일부분의 AFM(Atomic Force Microscopy) 표면 프로파일;
도 8은 상기 패드상에 아연 무전해 침착 후의 도 7의 패드의 일부분의 AFM 표면 프로파일;
도 9는 상기 패드상에 팔라듐 무전해 침착 후의 도 8의 패드의 일부분의 AFM 표면 프로파일;
도 10은 도 5b의 구리 범프의 일부분의 AFM 표면 프로파일;
도 11은 전단 시험기(Shear Tester)에 의해 적용된 후의 도 5b의 구리 범프의 전단 사진.
본 발명의 일부 실시형태의 목적은, 이 공정의 각 침착 단계가 무전해 침착을 사용하여 수행되는 구리 범핑 공정을 제공하는 것이다. 특히, 본 발명의 실시형태 중 일부의 한 목적은, 웨이퍼 안의 반도체 칩 또는 마이크로칩과 접촉하는 알루미늄 전도 패드를 포함하는 웨이퍼 또는 마이크로칩 상에 구리 펌프를 성장시키기 위한 범핑 공정을 제공하는 것이다.
본 발명의 실시형태 중 일부의 다른 목적은, 구리 범핑 공정의 무전해 침착 단계를 수행하기 위한 도금액을 제공하는 것이다.
본 발명의 실시형태 중 일부의 또다른 목적은, 웨이퍼 또는 마이크로칩 상에 구리 범프를 제공하는 것이다. 특히, 본 발명의 실시형태 중 일부의 한 목적은, 알루미늄 도전성 패드(conductive pad) 상에 성장되는 웨이퍼 또는 마이크로칩 상에 구리 범프를 제공하는 것이다.
마이크로칩을 포함하는 반도체 칩 또는 웨이퍼 상에 구리 범프를 제공하기 위하여 공정이 사용된다. 칩 또는 웨이퍼는 다수의 반도체 디바이스를 포함하는 층 및 개구를 갖는 패시베이션 층을 갖는다. 개구 내의 도전성 패드는 반도체 디바이스와 접촉한다. 이 공정에서, 반도체 접착성 물질이 도전성 패드 상에 침착되어 접착 층을 형성한다. 도전성 물질은 접착 층 상에 침착되어 배리어 층을 형성하고, 패시베이션 층은 산 담금 용액에 담가져, 패시베이션 층에 부착될 수 있는 도전성 접착성 물질 및 도전성 금속의 입자가 제거된다. 이어서, 구리가 배리어 층 상에 침착되어 구리 범퍼를 형성한다. 침착 단계의 각 단계는 무전해적으로 수행되어 무전해적으로 범프의 완전한 성장을 제공한다. 또한, 도금액 및, 상기 공정으로 제조된 웨이퍼 및 마이크로칩이 제공된다.
제 1 광범위 측면에 따르면, 본 발명은 다수의 반도체 디바이스를 포함하는 반도체 웨이퍼 상에 구리 범프를 제조하는 공정을 제공한다. 반도체 웨이퍼는 또한 개구를 갖는 패시베이션 층과, 반도체 디바이스와 접촉하는 개구 내의 도전성 패드를 갖는다. 이 공정은: 도전성 접착성 물질을 도전성 패드 상에 무전해 증착하여 접착 층을 형성하는 단계; 도전성 금속을 접착 층 상에 무전해 침착하여 배리어 층을 형성하는 단계; 패시베이션 층을 산 담금 용액에 담가, 패시베이션 층에 부착될 수 있는 도전성 접착성 물질 및 도전성 금속 중 하나 이상을 포함하는 임의의 입자를 제거하는 단계; 및 구리를 배리어층 상에 무전해 침착하여 구리 범프를 형성하는 단계를 포함한다.
본 발명의 일부 실시형태에서, 이 공정은, 도전성 접착 물질을 도전성 패드 상에 무전해 침착하기 전에, 반도체 웨이퍼의 배면 상에 레지스트를 적용하는 것을 포함한다.
본 발명의 일부 실시형태에서, 이 공정은, 도전성 접착 물질을 도전성 패드 상에 무전해 침착하기 전에, 알칼리 세정제를 사용하여 도전성 패드 상의 산화 층을 제거하는 것을 포함한다.
본 발명의 일부 실시형태에서, 도전성 접착 물질을 도전성 패드 상에 무전해 침착하는 것은, 아연을 도전성 패드 상에 무전해 침착하는 것을 포함한다. 이는 반도체웨이퍼를 Zn++(아연++) 이온을 포함하는 접착성 도금액에 침지시키고, Zn++ 이온을 도전성 패드 안의 Al(알루미늄)과 반응시켜 도전성 패드 상에 흡수시킴으로써 수행할 수 있다.
본 발명의 일부 실시형태에서, 도전성 금속을 접착 층 상에 무전해 침착하는 것은, Pd(팔라듐)을 접착 층 상에 무전해 침착하는 것을 포함한다. Pd는, 반도체 웨이퍼를 Pd++ 이온을 포함하는 배리어 도금액에 침지시키고, Pd++ 이온을 접착 층 안의 Zn과 반응시켜 접착 층 상에 흡수시킴으로써, 접착 층 상에 무전해 침착될 수 있다.
본 발명의 일부 실시형태에서, 도전성 금속을 접착층 상에 무전해 침착시키는 것은, 접착 층 상에 Ni(니켈)을 무전해 침착시키는 것을 포함한다.
본 발명의 일부 실시형태에서, Pd는, 반도체 웨이퍼를, 후속(follow-up) 반응에서 접착 층 상에 부가적인 Pd를 무전해 침착시키는 환원제를 포함하는 배리어 도금액에 침지시킴으로써 접착 층 상에 무전해 침착된다.
본 발명의 일부 실시형태에서, 배리어층 상에 구리를 무전해 침착시키는 것은, 반도체 웨이퍼를 구리 이온, 수산화나트륨, 착화제 및 환원제를 포함하는 구리 도금액에 침지시킴으로써 수행된다.
본 발명의 일부 실시형태에서, 이 공정은 항-타니시 화학제를 무전해 침착시켜, 구리 범프 및 패시베이션 층 상에 캡 층을 제조하는 것을 포함한다.
제 2 광범위 측면에 따르면, 본 발명은 다수의 반도체 디바이스를 포함하는 반도체 칩을 제공한다. 반도체 칩은 또한 개구, 및 반도체 디바이스와 접촉하여 반도체 디바이스 및 외부 회로 간의 접촉을 제공하는 개구 내의 도전성 패드를 갖는 패시베이션 층을 갖는다. 반도체 칩은, 각각의 개구 내에: 각각의 도전성 패드와 접촉하는 도전성 접착성 물질의 접착 층; 접착 층과 접촉하는 도전성 금속의 배리어층; 및 배리어 층과 접촉하고, 구리 범프를 형성하는 구리의 층을 갖는다.
제 3 광범위 측면에 따르면, 본 발명은 다수의 상기 반도체 칩을 포함하는 반도체 웨이퍼를 제공한다.
제 4 광범위 측면에 따르면, 본 발명은 니켈 또는 팔라듐 층 상에 구리를 무전해 침착하는 도금액을 제공한다. 이 도금액은: 구리의 침착을 위해 니켈 또는 팔라듐과 반응하는 구리 이온; 및 후속 반응에서 구리를 부가적으로 침착시키는 알칼리성, 착화제 및 환원제를 포함한다.
본 발명의 일부 실시형태에서, 도금액은 침착되는 구리의 평활면(smooth surface)을 제공하는 표면 조절제를 포함한다. 표면 조절제는 테트라메틸암모늄 및 2,2'-디페리딜 중 하나 이상을 포함할 수 있다.
제 5 광범위 측면에 따르면, 본 발명은 아연층 상에 니켈 또는 팔라듐 층을 무전해 침착시키는 도금액을 제공한다. 도금액은: 니켈 또는 팔라듐의 침착을 위해 아연과 반응하는 니켈 또는 팔라듐 이온; 및 후속 반응에서 니켈 또는 팔라듐을 부가적인 침착시키는 환원제를 포함한다.
본 발명의 일부 실시형태에서, 도금액은 염화암모늄, 암모니아 및 염화수소를 포함한다.
도 1은 본 발명의 일 실시예에 따라 생성되는, 사전설정된 패턴으로 배치된 구리 범프(110)들의 수를 갖는 Si(실리콘) 웨이퍼상의 반도체 칩(100)의 평면도이다. 실리콘 웨이퍼의 일부분(102)만이 도시된다.
도 2는 도 1의 반도체 칩(100)의 구리 범프(110)들 중 하나의 개략적 단면도이다. 도전성 패드(210)는 각각의 반도체 디바이스(미도시됨)를 포함하는 반도체 칩(100)의 층(220)과 접촉한다. 상기 도전성 패드(210)와 접착 층(230)이 접촉하고 상기 접착 층(230)과 배리어 층(240)이 접촉한다. 구리 범프(110)는 상기 배리어 층(240)과 접촉하고 캡 층(250)을 가진다. 패시베이션 층(260)은 반도체(100)의 여타의 구리 범프(110)들로부터 구리 범프(110)를 격리(isolate)시킨다.
도전성 패드(210)는 층(220)에서 각각의 반도체 디바이스와의 전기적 접촉을 제공하고, 구리 범프(110)는 도전성 패드(210)(또는 동등하게 반도체 디바이스)와 외부 회로 사이에 연통(communication)되도록 사용된다. 예를 들어, 각각의 구리 범프(110)는 각각의 반도체 디바이스와 큰 회로의 일부분인 인쇄 회로 기판(미도시됨) 사이에 연통되도록 사용된다.
도 2의 실시예에서, 도전성 패드(210)는 Al(알루미늄)으로 만들어진다; 접착 층(230)은 Zn(아연)으로 만들어지고 도전성 패드(210)와 배리어 층(240) 사이에 접착을 제공한다; 배리어 층(240)은 Pd(팔라듐)으로 만들어지며, 구리 범프의 원자들에게 배리어를 제공하여 배리어 층(240)으로부터 구리 원자들이 접착 층(230) 안으로 및 도전성 패드(210) 안으로 침투하는 것을 방지한다; 구리 범프(110)는 Cu(구리)로 만들어진다; 및 캡 층(250)은 항-타니시 물질(anti-tarnish material)(Metex-M667(MacDermid))로 만들어지고 구리 범프(110)에 산화방지용 보호층을 제공한다. 본 발명은 상기 물질들로 제한되지 않으며, 본 발명의 다른 실시예들에서 도전성 패드(210)는 알루미늄 대신에 구리로 만들어진다. 또한, 본 발명의 다른 실시예들에서, 아연으로 만들어진 접착 층(230)은 유사한 기계적 및 전기적 특성 뿐 아니라 유사한 결정 구조를 가지는 도전성 접착 유기 물질로 대체된다. 이와 유사하게, 본 발명의 다른 실시예에서는, 팔라듐으로 만들어진 배리어 층(240)은 유사한 기계적 및 전기적 특성 뿐 아니라 유사한 결정 구조를 가지는 또 다른 물질로 대체된다. 본 발명의 또 다른 실시예에서, 배리어 층(240)용 물질로서 팔라듐 대신에 니켈로 대체된다. 본 발명의 또 다른 실시예에서는, 니켈과 팔라듐 둘 모두가 배리어 층(240)내에 존재한다. 또한, 캡 층(250)은, 예를 들어 Au(금) 또는 수용성 유기 물질(water soluble organic material)과 같이 여하한의 적절한 항-타니시 물질로 만들어진다.
도 3을 참조하면, 도 2의 구리 범프(110)를 제조하는데 사용되는 공정 흐름도가 도시된다. 도 4a-4c에 도시된 바와 같이, 단계 3-1에서 웨이퍼 배면(610)은 습식 화학적 범핑에 앞서 안정한 레지스트(270)로 코팅된다. 단계 3-2에서, 도전성 패드(210)는 알칼리 세정제, 더욱 상세하게는 알루미늄 세정제로 세정되어, 단계 3-2에 앞서 언제라도 도전성 패드(210)상에 형성할 수 있도록 산화층을 제거한다. 단계 3-3에서, Zn 원자들은 무전해 침착을 이용하여 접착 층(230)을 형성하도록 도전성 패드(210)상으로 침착된다. 단계 3-3의 침착은 반도체 칩(100)을 포함하는 웨이퍼를 접착성 도금 용액내에 침지(immerse)시키고 그에 따라 접착성 도금 용액에 도전성 패드(210)를 담금으로써 수행된다. 접착성 도금 용액은 도전성 패드(210)에 선택적으로 흡수되는 Zn++ 이온을 포함한다. 하지만, 단계 3-3 중에, 약간의 Zn++ 이온은 Zn의 입자로서 패시베이션 층(260)의 표면(280)상으로 흡수될 수 있다. 단계 3-4에서, Pd 원자들은 무전해 침착을 이용하여 배리어 층(240)을 형성하도록 접착 층(230)상으로 침착된다. 단계 3-4의 침착은 반도체 칩(100)을 포함하는 웨이퍼를 배리어 도금 용액내에 침지시키고 그에 따라 배리어 도금 용액에 접착 층(230)을 담금으로써 수행된다. 배리어 도금 용액은 접착 층(230)에 선택적으로 흡수되는 Pd++ 이온을 포함한다. 단계 3-5에서, 웨이퍼를 산 담금 용액에 담그면, 패시베이션 층(260)의 표면(280)에 물리적으로 접착될 수 있는 아연 입자 및/또는 팔라듐 입자가 제거되도록 패시베이션층(260)이 산 담금 용액에 담궈진다. 또한, 산 담금 용액은 표면(280)에 물리적으로 접착될 수 있는 아연과 팔라듐 둘 모두를 포함하는 입자들을 제거하는데 사용된다. 아연 입자들이 표면(280)으로부터 제거되는 한편, 접착 층(230)내의 아연 입자들은 배리어 층(240)에 의해 보호된다. 단계 3-6에서, Cu 원자들은 무전해 침착을 이용하여 얇은 Cu 층을 형성하도록 배리어 층(240)상으로 침착된다. 단계 3-5에서 표면(280)으로부터 입자들을 제거하면, Cu 원자들이 단계 3-6 중에 패시베이션 층(260)상으로 흡수되는 것을 방지한다. 단계 3-6의 무전해 침착은 반도체 칩(100)을 포함하는 웨이퍼를 구리 도금 용액내에 침지시키고 그에 따라 구리 도금 용액에 배리어 층(240)을 담금으로써 수행된다. 구리 도금 용액은 배리어 층(240)에 선택적으로 흡수되는 Cu++ 이온을 포함한다. 단계 3-6에서, 후속 반응(follow-up reaction)에서 Cu++ 이온의 계속되는 흡수를 위해 환원제 및 착화제가 구리 도금 용액에 첨가되어 구리 범프(110)를 형성한다. 대안적으로, 본 발명의 다른 실시예에서, 단계 3-6은 Cu++ 이온의 흡수가 시작된 후에 환원제 및 착화제를 구리 도금 용액에 첨가함으로써 2개의 단계로 분할된다. 단계 3-7에서, 항-타니시 물질은 무전해 침착을 이용하여 캡 층(250)을 형성하도록 구리 범프(110)상으로 침착된다. 단계 3-7의 침착은 반도체 칩(100)을 포함하는 웨이퍼를 구리 범프(110) 및 패시베이션 층(260)의 표면(280)에 흡수되는 항-타니시 화학제를 포함하는 캡 도금 용액내에 침지시킴으로써 수행된다. 단계 3-8에서, 웨이퍼의 배면(610)의 포토레지스트(270)는 잘 알려진 여하한의 적절한 방법을 이용하여 제거된다.
도 3의 공정에 사용된 화학제는 표 1에 나타낸다. 그러나, 본 발명이 표 1의 화학제로 제한되지 않는 것으로 이해되어야 한다.
도 3의 공정에 사용된 화학제
용액 비고
레지스트 270 맥 스탑 9554(Mac-Stop 9554) (MacDermid)
알칼리 세정제 알루민 5975(Enthon-OMI)
접착성 도금액 변형된 알루민 EN(Enthone-OMI)
배리어 도금액 자체(in-house) 제조(표 2 참조)
산 담금 용액 2-5% 황산염 산(또는 질산)
구리 도금액 자체 제조(표 3 참조)
캡 도금액 메텍스 M667(Metex M667)(MacDermid)
이하에서는 도 3의 공정의 각 단계를 상세히 설명할 것이다. 단계 3-1에서, 레지스트 270은 무전해 침착을 위해 특별히 설계된 용매계 마스컨트(maskant)인 맥-스탑 9554(Mac-Stop 9554)이다. 레지스트 270은 수동으로나 화학적으로 벗겨낼 수 있으며, 스프레이, 디핑 또는 브러싱으로 적용할 수 있다. 레지스트(270)의 적용 조건은 표 4에 나타낸다. 특히, 건조 조건 하에 실온에서 적용한다.
단계 3-2에서, 알루민 5975(Enthon-OMI)이 알칼리 세정제로서 선택된다. 알루민 5975(Enthon-OMI)은 조 수명(bath lifetime)이 매우 긴 적당한 알칼리 세정제이며, 표 4에 나타낸 바와 같이 25℃ 내지 75℃인 이의 작동 온도 내에서, 도전성 패드(210)를 에칭해 내지 않는다. 이보다 높은 작업 온도에서, 알루민 5975(Enthon-OMI)은 알루미늄 에칭 기능이 적다. 도 7에서, 도전성 패드(210) 표면(275)의 표면 프로파일은 평활한 프로파일을 갖는 것으로 도시된다.
단계 3-3에서, 1M(M=mol/L)의 수산화나트륨을 알루민 EN에 첨가하여, 알루민 EN 농도가 2.5 내지 5% 이내로 유지되는 접착성 도금액을 형성한다. 표 4에 나타낸 바와 같이, 웨이퍼는 접착성 도금액에 30 내지 50초동안 약 25℃의 온도에서 침지한다. 수산화 나트륨을 첨가하면, 도전성 패드(210)의 부식율이 감소하고, 접착성 도금액의 수명이 증가하며, 접착 층(230)의 표면(290)의 아연 입자를 매우 미세한 크기로 만들 수 있다. 매우 미세한 아연 입자는, 표면(290)의 평활면을 제공하여, 차례로 구리 범프(110)의 침착을 위한 평활면을 제공한다. 도 8에서 표면(290)은 평활면 프로파일을 갖는 것으로 도시된다. 본 발명은 수산화나트륨 및 알루민 EN을 포함하는 접착성 도금액에 제한되지 않으며, 본 발명의 다른 실시형태에서, 예를 들어 수산화칼륨 및 산-염기계 아연산염화(zincation) 화학제가 사용된다.
단계 3-3의 무전해 침착은 두 반쪽-반응을 조합함으로써 설명된다. 제 1 반쪽-반응에서는, 도전성 패드(210) 표면(275)의 Al 원자가 접착 도금액의 일부를 형성하는 Al+++ 이온으로 전환된다. 제 1 반쪽-반응의 반쪽 반응식은 다음과 같다.
Al+++ + 3e ↔ Al
제 2 반쪽-반응에서, 접착 도금액 중의 Zn++ 이온은 표면 (275)에 흡수되고, 제 2 반쪽 반응의 반응식은 다음과 같다.
Zn++ + 2e ↔ Zn
네른스트식에 따르면, 용액의 전극 전위 EM은 다음과 같다.
EM=E0 M + 0.0592/n log[M+n]
(단, 상기 식에서, n은 이온 M+n의 산화 상태이고, [M+n]는 이온 M+n의 몰농도이고, E0 M은 표준 전극 전위이다. 반응식 1의 반쪽-반응식에서, n=3, [M+n]=[Al +++], EM=EAl, 및 E0 M=E0 Al=-1.56V이다. 반응식 2의 반쪽-반응식에서, n=2, [M+n]=[Zn++], EM=EZn, 및 E0 M=E0 Zn=-0.763V이다)
반응식 1 및 2의 제 1 및 제 2 반쪽-반응은 다음과 같은 단일 반응식으로 조합된다.
Al + Zn++ → Zn + Al+++
이와 같이, 도전성 패드(210) 표면(275)의 Al 원자는 접착성 도금액의 일부를 형성하는 Al+++ 이온으로 전환되는 반면, 접착성 도금액으로부터의 Zn++ 이온은 표면(275)에 선택적으로 흡수되어 접착층(230)을 형성한다.
단계 3-3에서, 반도체 칩(100)을 포함하는 웨이퍼가 우선 접착성 도금액에 침지되면, EAl<EZn, 이 반응은 자가촉매반응이고, 접착 층(230)이 빌드-업(build-up)되도록 진행된다.
단계 3-4에서, 반도체 칩(100)을 포함하는 웨이퍼를 Pd++ 이온, 또는 동등하게 팔라듐(II) 이온을 포함하는 배리어 도금액에 침지함으로써 무전해 침착을 수행한다. 표 4에 나타낸 바와 같이, 웨이퍼는 약 10분동안 약 80℃의 온도에서 침지된다. 배리어 도금액의 화학제 및 이의 각 농도는 표 2에 나타낸다.
배리어 도금액의 화학제 및 각 농도
배리어 도금액의 화학제 농도
염화팔라듐(PdCl2) 및/또는염화니켈(NiCl2·6H2O) 1.5-2g/L0.6-1g/L
나트륨 포스피네이트 모노하이드레이트(NaH2PO2·6H2O)(환원제) 5-10g/L
염화암모늄(NH4Cl) 20-30g/L
암모니아 150-180㎖/L
염화수소 4-6㎖/L
배리어층(240)이 팔라듐으로 만들어진 실시형태에서, 배리어 도금액은 염화 팔라듐을 포함한다. 선택적으로, 배리어층(240)이 니켈로 만들어진 실시형태에서, 배리어 도금액은 니켈을 포함한다. 마지막으로, 배리어층(240)이 팔라듐 및 니켈로 만들어진 실시형태에서, 배리어 도금액은 염화 팔라듐 및 염화 니켈을 포함한다.
본 발명의 실시형태는 팔라듐 이온의 공급원으로서 염화 팔라듐에 제한되지 않으며, 본발명의 다른 실시형태에서, 염화 팔라듐은 황산 팔라듐(PdSO4)으로 대체된다. 유사하게, 본 발명의 실시형태는 니켈 이온의 공급원으로서 염화 니켈에 제한되지 않으며, 본 발명의 다른 실시형태에서, 염화 니켈은 황산 니켈(NiSO4)로 대체된다.
단계 3-4의 무전해 침착은 또한 두 반쪽-반응으로 설명된다. 제 1 반쪽-반응에서, 접착층(230)의 표면(290)의 Zn 원자는, 배리어 도금액의 일부를 형성하는 Zn++ 이온으로 전환된다. 제 1 반쪽-반응의 반쪽-반응식은 반응식 2로 나타낸다. 제 2 반쪽-반응에서, 배리어 도금액의 Pd++ 이온은 선택적으로 다음과 같은 반쪽-반응식에 따라 표면(290)에 흡수되며,
Pd++ + 2e ↔ Pd
표준 전극 전위는 E0 M=E0 Pd=0.83V이다. 반응식 5의 반쪽-반응에서, 네른스트식(반응식 3)은 다음과 같다.
EPd = E0 Pd + 0.0592/2 log[NPd]
(단, 상기 식에서, NPd 는 배리어 도금액의 Pd++ 이온의 농도이다)
반응식 2 및 5는 다음과 같은단일 반응식으로 조합된다.
Zn + Pd++ → Zn++ + Pd
이와 같이, 접착층(230) 표면(290)의 Zn 원자는 배리어 도금액의 일부를 형성하는 Zn++ 이온으로 전환되는 반면, 배리어 도금액으로부터의 Pd++ 이온은 표면(290)에 선택적으로 흡수되어 배리어층(240)을 형성한다.
단계 3-4에서, 반도체 칩(100)을 포함하는 웨이퍼가 우선 배리어 도금액에 침지되면, EZn<EPd이고, 반응식 7의 반응은 자가촉매반응이며, 그 결과 배리어 층(240)을 형성하는 Pd 원자가 침착된다.
단계 3-4의 후속 반응 없이, 얻어진 배리어층(240)은 약 0.01㎛의 폭(Wb)를 갖는다. 단계 3-4의 후속 반응은, Pd++이온을 더 흡수하여 배리어층(240)의 폭(Wb)을 증가시켜, 구리 범프(110)의 구리 원자에 대한 효과적인 배리어를 제공한다. 도 3의 공정에서, 배리어 도금액에 첨가되는 환원제는 H2PO2 -(포스피네이트 모노하이드레이트)이다. 포스피네이트 모노하이드레이트는, 포스핀산 나트륨(NaH2PO2·6H2O)을 첨가함으로써 배리어 도금액에 존재하게 된다. 두께(Wb)는 환원제의 농도, 또는 동등하게 포스핀산 나트륨의 농도에 따라 결정된다. 표 2의 화학제를 포함하는 배리어 도금액에 대하여, 두께(Wb)는 약 10㎛의 최대 두께까지 증가된다. 후속 반응의 반응식은 다음과 같이 주어진다.
Pd++ + H2PO2 - + H2O → HPO3 -- + 3H + + Pd
도 9에서, 배리어층(245)의 표면(295)은 평활한 프로파일을 갖는 것으로 도시된다.
단계 3-5에서, 패시베이션 층(260)의 표면(280) 상에 트랩된 아연 입자 및 아연과 팔라듐을 모두 포함하는 입자는, 산성 화학제를 포함하는 산 담금 용액을 사용하여제거된다. 산 담금 단계는 또한, Cu를 끌어당겨 패시베이션 층(260) 상에 Cu를 성장시키는, 패시베이션 층(260) 상에 존재하는 활성화 중심을 약화시키기 위하여 사용된다.
표 4에 나타낸 바와 같이, 웨이퍼를 산 담금 용액에 10 내지 15초동안 실온에서 침지시킴으로써, 패시베이션 층(260)을 산 담금 용액에 담근다.
단계 3-6과 관련하여, 구리 도금액에 사용된 화학제 및 이의 각 농도를 표 3에 나타낸다. 표 4에 나타낸 바와 같이, 웨이퍼는 80 내지 90℃의 온도 및 8.0 내지 9.0의 pH 수준에서 구리 도금액에 침지된다.
구리 도금액의 화학제 및 각 농도
구리 도금액의 화학제 농도
황산 구리 또는 구리 술폰아미드 10-20mg/L
EDTA-2Na(착화제) 40-50g/L
테트라메틸암모늄(TMAH)(표면 조절제) 10-40g/L
2,2'-디피리딜(표면 조절제) <200mg/L
포름알데하이드(환원제) 35-50㎖/L
수산화나트륨 또는 수산화칼륨 20-30g/L
본 발명의 일실시형태에서, 구리 도금액은 황산 구리를 포함하고, 본 발명의 다른 실시형태에서, 구리 도금액은 구리 술폰아미드(surphonamides)를 포함한다. 황산 구리 및 구리 술폰아미드는 모두 배리어 도금액에 구리 이온을 제공한다. 본 발명의 일실시형태에서, 구리 도금액은 수산화나트륨을 포함하고, 본 발명의 다른 실시형태에서, 구리 도금액은 수산화 칼륨을 포함한다. 수산화나트륨 및 수산화칼륨은 강한 알칼리 조건에서 구리 도금액을 유지하기 위하여 사용되며, 또한 수산화나트륨으로부터의 나트륨 이온은 구리 도금액의 임의의 전하 불균형을 평형으로 만든다.
일실시형태에서, 구리 도금액은 배리어층(240)의 표면(295)에서 선택적으로 흡수되는 Cu++(구리) 이온을 제공하는 황산 구리를 포함한다. 단계 3-6의 반응은 다음과 같이 주어지며,
Cu++ + 2e ↔ Cu
표준 전극 전위는 E0 Cu = +0.34V이다. 반응식 9의 반응은 자가촉매반응이 아니며, 단계 3-6에서, 환원제 및 착화제가 구리 도금액에 첨가된다. 표 3에 나타낸 바와 같이, 환원제는 포름알데하이드이고, 착화제는 EDTA-2Na이다. 환원제 및 착화제는 후속 반응을 제공하여, Cu++ 이온을 더 흡수시켜, 구리 범프(110)의 두께 (WCu)를 증가시킨다. Cu++ 이온의 흡수를 위한 후속 반응은 다음과 같이 주어진다.
Cu++ + 2HCHO +4OH- → 2HCOO- + 2H2O + H2 + Cu
단계 3-6에서, 표면 조절제가 또한 구리 도금액에 첨가되어 구리 범프(110)의 표면(265)의 평활면 프로파일을 제공한다. 표면조절제는 각각 안정제 및 계면활성제인 TMAH(테트라메틸암모늄) 및 2,2'-디피리딜을 포함한다. 도 5A에, 도 1의 반도체 칩(100)의 6개의 구리 범프(110)의 평면도를 광학현미경으로 x200 배율 하에 관찰되는 바에 따라 도시한다. 도 5B에는, 도 5A의 구리 범프(110) 중 하나의 확대도를 광학현미경으로 x1000 배율 하에 관찰되는 바에 따라 도시한다. 표면(265)은 또한 평활면 프로파일을 갖는 도 10에 도시한다.
단계 3-7에서, 표 4에 나타낸 바와 같이, 웨이퍼는 캡 도금액 중에 2 내지 5분동안 약 25℃의 온도에서 침지된다. 유기-계인 항-타니시 화학제를 캡 도금액으로 사용하면, 캡 층(250)은 DI수(탈이온수)로 쉽게 벗겨낼 수 있다. 따라서, 캡 층(250)은, 마이크로칩(100)이 예를 들어 포장 기판 상에 탑재되기 전에 쉽게 벗겨질 수 있는 보호 코팅을 제공한다. 본 발명의 다른 실시형태에서, 금 금속 또는 다른 수용성 유기 물질과 같은 다른 화학제를 사용한다.
도 2의 구리범프(110)를 제조하기 위하여 사용된 도 3의 공정을 위한 공정 파라미터
번호 공정 단계 파라미터 비고
3-1 배면(610)의 코팅 실온 & 건조
3-2 알칼리 세정 25℃-75℃0.5-1.5분
3-3 접착 층(230)의 무전해 침착 25℃30-50초 일단계 또는 이단계로 침착
3-4 배리어 층(240)의 무전해 침착 ~80℃~10분 산성 용액
3-5 산 담금 실온10-15초
3-6 구리 범프(110)의 무전해 침착 80℃-90℃pH : 8.0-9.0 시간은 구리 범프의 필요한 높이에 따라 결정됨
3-7 캡 층(250)의 무전해 침착 25℃2-5분
도 6을 참조하면, 반도체 칩을 따르는 거리의 함수로서의, 도 1의 반도체 칩(100)의 구리 범프(110)의 높이의 그래프가 도시되며, 높이는 탐침 조도계를 사용하여 측정된다.
특히, 구리 범프(110)의 높이(h)는 패시베이션 층(260)의 표면(280)으로부터 측정되며, 축(120)을 따르는 거리의 함수로서 나타낸다. 범프(110)는, 단지 10분의 도금 시간동안 약 50㎛의 폭(W), 약 1.15㎛의 높이를 가지며, 약 50㎛의 거리(S)로 분리된다. 단계 3-6을 다시 참조하여, 침착 시간이 길면, 범프(110)의 형태의 큰 변화 없이 높이가 더 증가된다.
도 11을 참조하면, 전단 시험기를 사용하여 이 위에 전단이 적용된, 도 5B의 구리 범프(110)의 사진이 도시된다. 특히, 구리 범프(110)는 전단을 적용한 후 전체적으로 변형되어 있으나, 도전성 패드(210)에 여전히 단단하게 부착되어 있다.
상기 교시된 내용의 견지에서, 본발명은 다수의 변형 및 변화가 가능하다. 따라서, 본 발명은, 첨부된 특허청구범위 내에서, 본 명세서에 구체적으로 기재된 것과 달리 수행될 수 있는 것으로 이해해야 한다.

Claims (30)

  1. 다수의 반도체 디바이스를 포함하는 반도체 웨이퍼 상의 구리 범프의 제조 공정으로서,
    상기 반도체 웨이퍼는 또한 개구 및, 반도체 디바이스와 접촉하는 개구 내의 도전성 패드를 갖는 패시베이션 층을 가지고,
    상기 공정은:
    도전성 접착성 물질을 도전성 패드 상에 무전해 침착하여 접착 층을 형성하는 단계;
    도전성 금속을 접착 층 상에 무전해 침착하여 배리어 층을 형성하는 단계;
    패시베이션 층을 산 담금 용액에 담가, 패시베이션 층에 부착될 수 있는 도전성 접착성 물질 및 도전성 금속 중 하나 이상을 포함하는 임의의 입자를 제거하는 단계; 및
    배리어층 상에 구리를 무전해 침착하여 구리 범프를 형성하는 단계를 포함하여 이루어지는 공정.
  2. 제 1항에 있어서,
    도전성 접착 물질을 도전성 패드 상에 무전해 침착하여 접착 층을 형성하는 단계 전에, 반도체 웨이퍼의 배면 상에 레지스트를 적용하는 것을 포함하여 이루어지는 공정.
  3. 제 1항 또는 제 2항에 있어서,
    도전성 접착 물질을 도전성 패드 상에 무전해 침착하여 접착 층을 형성하는 단계 전에, 알칼리 세정제를 사용하여 도전성 패드 상의 산화 층을 제거하는 것을 포함하여 이루어지는 공정.
  4. 제 1항 내지 제 3항 중의 어느 한 항에 있어서,
    도전성 접착 물질을 도전성 패드 상에 무전해 침착하여 접착 층을 형성하는 단계는, 아연을 도전성 패드 상에 무전해 침착하는 것을 포함하여 이루어지는 것을 특징으로 하는 공정.
  5. 제 4항에 있어서,
    아연을 도전성 패드 상에 무전해 침착하는 것은, 반도체 웨이퍼를 Zn++(아연++) 이온을 포함하는 접착성 도금액에 침지시키고, Zn++ 이온을 Al(알루미늄)과 반응시켜, Al을 포함하는 도전성 패드 상에 흡수시키는 것을 포함하여 이루어지는 것을 특징으로 하는 공정.
  6. 제 1항 내지 제 5항 중의 어느 한 항에 있어서,
    도전성 금속을 접착 층 상에 무전해 침착하여 배리어 층을 형성하는 단계는, Pd(팔라듐)을 접착 층 상에 무전해 침착하는 것을 포함하여 이루어지는 것을 특징으로 하는 공정.
  7. 제 1항 내지 제 5항 중의 어느 한 항에 있어서,
    도전성 금속을 접착 층 상에 무전해 침착하여 배리어 층을 형성하는 단계는, 접착 층 상에 Ni(니켈)을 무전해 침착하는 것을 포함하여 이루어지는 것을 특징으로 하는 공정.
  8. 제 6항에 있어서,
    Pd를 접착 층 상에 무전해 침착하는 것은, 반도체 웨이퍼를 Pd++ 이온을 포함하는 배리어 도금액에 침지시키고, Pd++ 이온을 Zn과 반응시켜, Zn을 포함하는 접착층 상에 흡수시키는 것을 특징으로 하는 공정.
  9. 제 6항에 있어서,
    Pd를 접착 층 상에 무전해 침착하는 것은, 반도체 웨이퍼를 환원제를 포함하는 배리어 도금액에 침지시켜, 후속 반응에서 접착 층 상에 부가적인 Pd를 무전해 침착하는 것을 특징으로 하는 공정.
  10. 제 1항 내지 제 9항 중의 어느 한 항에 있어서,
    상기 패시베이션 층을 산 담금 용액에 담가, 패시베이션 층에 부착될 수 있는 도전성 접착 물질 및 도전성 금속 중 하나 이상을 포함하는 임의의 입자를 제거하는 단계는, 패시베이션층을 산 담금 용액에 담그는 것을 포함하여 이루어지고,
    상기 산 담금 용액은 황산염 산 또는 질산을 포함하는 것을 특징으로 하는 공정.
  11. 제 1항 내지 제 9항 중의 어느 한 항에 있어서,
    상기 패시베이션 층을 산 담금 용액에 담가, 패시베이션 층에 부착될 수 있는 도전성 접착 물질 및 도전성 금속 중 하나 이상을 포함하는 임의의 입자를 제거하는 단계는, 패시베이션층을 산 담금 용액에 담가, 패시베이션 층 상에 존재할 수 있는 임의의 활성 중심을 약화하는 것을 포함하여 이루어지는 공정.
  12. 제 1항 내지 제 11항 중의 어느 한 항에 있어서,
    구리를 배리어층 상에 무전해 침착시켜 구리 범프를 형성하는 단계는, 반도체 웨이퍼를 구리 이온과, 수산화나트륨, 수산화칼륨, 착화제 및 환원제 중 하나를 포함하는 구리 도금액에 침지시키는 것을 포함하여 이루어지는 공정.
  13. 제 1항 내지 제 12항 중의 어느 한 항에 있어서,
    항-타니시 화학제를 무전해 침착시켜, 구리 범프 및 패시베이션 층 상에 캡 층을 제조하는 것을 더 포함하여 이루어지는 공정.
  14. 다수의 반도체 디바이스를 포함하는 반도체 칩으로서,
    상기 반도체 칩은 또한 개구, 및 반도체 디바이스와 접촉하여 반도체 디바이스 및 외부 회로 간의 접촉을 제공하는 개구 내의 도전성 층을 갖는 패시베이션 층을 가지고,
    상기 반도체 칩은, 각각의 개구 내에:
    각각의 도전성 패드와 접촉하는 도전성 접착 물질의 접착 층;
    접착 층과 접촉하는 도전성 물질의 배리어층; 및
    배리어 층과 접촉하고, 구리 범프를 형성하는 구리의 층을 포함하여 이루어지는 것을 특징으로 하는 반도체 칩.
  15. 제 14항에 있어서,
    상기 도전성 패드는 알루미늄을 포함하여 이루어지는 것을 특징으로 하는 반도체 칩.
  16. 제 14항에 있어서,
    상기 접착 층은 아연을 포함하여 이루어지는 것을 특징으로 하는 반도체 칩.
  17. 제 16항에 있어서,
    상기 배리어층은 팔라듐 또는 니켈을 포함하여 이루어지는 것을 특징으로 하는 반도체 칩.
  18. 제 14항에 있어서,
    상기 도전성 패드는 알루미늄을 포함하여 이루어지고, 상기 접착 층은 아연을 포함하여 이루어지고, 상기 배리어층은 팔라듐 또는 니켈을 포함하여 이루어지는 것을 특징을 하는 반도체 칩.
  19. 제 14항 내지 제 18항 중의 어느 한 항의 반도체 칩에 따른 다수의 반도체 칩을 포함하여 이루어지는 반도체 웨이퍼.
  20. 구리를 니켈 또는 팔라듐 층 상에 무전해 침착하기 위한 도금액으로서,
    상기 도금액은:
    구리의 침착을 위해 니켈 또는 팔라듐과 반응시키는 구리 이온; 및
    후속 반응에서 구리를 부가적으로 침착시키는 알칼리성, 착화제 및 환원제를 포함하여 이루어지는 도금액.
  21. 제 20항에 있어서,
    도금액 중에 구리 이온을 제공하는 황산구리 또는 구리 술폰아미드(surphonamides)를 포함하여 이루어지는 도금액.
  22. 제 20항 또는 제 21항에 있어서,
    상기 알칼리는 수산화나트륨 또는 수산화칼륨을 포함하여 이루어지는 것을 특징으로 하는 도금액.
  23. 제 20항 내지 제 22항 중의 어느 한 항에 있어서,
    침착되는 구리의 평활면을 제공하는 표면 조절제를 포함하여 이루어지는 도금액.
  24. 제 23항에 있어서,
    상기 표면 조절제는 테트라메틸암모늄 및 2,2'-디피리딜을 포함하여 이루어지는 것을 특징으로 하는 도금액.
  25. 제 20항 내지 제 24항 중의 어느 한 항에 있어서,
    상기 착화제는 EDTA-2Na이고, 상기 환원제는 포름알데히드인 것을 특징으로 하는 도금액.
  26. 아연층 상에 니켈 또는 팔라듐 층을 무전해 침착시키는 도금액으로서,
    상기 도금액은:
    니켈 또는 팔라듐의 침착을 위해 아연과 반응시키는 니켈 또는 팔라듐 이온; 및
    후속 반응에서 니켈 또는 팔라듐을 부가적으로 침착시키는 환원제를 포함하여 이루어지는 도금액.
  27. 제 26항에 있어서,
    니켈 이온을 제공하는 염화 니켈 또는 황산 니켈을 포함하여 이루어지는 도금액.
  28. 제 26항에 있어서,
    팔라듐 이온을 제공하는 염화 팔라듐 또는 황산 팔라듐을 포함하여 이루어지는 도금액.
  29. 제 26항 내지 제 28항 중의 어느 한 항에 있어서,
    염화암모늄, 암모니아 및 염화수소를 포함하여 이루어지는 도금액.
  30. 제 26항 내지 제 29항 중의 어느 한 항에 있어서,
    상기 환원제가 나트륨 포르피네이트 모노하이드레이트를 포함하여 이루어지는 것을 특징으로 하는 도금액.
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