KR20050057785A - Method of forming a field oxide in a flash memory devices - Google Patents
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Abstract
본 발명은 플래쉬 메모리소자의 소자분리막 형성방법에 관한 것으로, 본 발명의 사상은 셀 및 저전압 영역과 고전압 영역으로 구분 정의된 반도체 기판의 고전압 영역에 고전압용 게이트 산화막으로 셀 및 저전압 영역에 저전압용 게이트 산화막을 각각 형성하는 단계, 상기 결과물 전면에 플로팅 게이트 전극용 폴리 실리콘막, 제1 패드 질화막을 순차적으로 형성하는 단계, 상기 패드 질화막의 소정 영역에 트렌치 형성용 제1 포토레지스트 패턴을 형성하여, 상기 제1 패드 질화막, 플로팅 게이트 전극용 폴리 실리콘막, 고전압용 게이트 산화막 및 저전압용 게이트 산화막을 순차적으로 식각하는 단계, 상기 제1 포토레지스트 패턴을 식각하여 제2 포토레지스트 패턴으로 형성하는 단계, 상기 제2 포토레지스트 패턴을 식각 마스크로 식각하여 트렌치를 형성하면서 동시에 상기 제1 패드 질화막이 상측벽이 경사진 형태의 프로파일을 갖는 제2 패드 질화막으로 형성되는 단계 및 상기 결과물 전면에 트렌치 매립용 산화막을 형성하고, 평탄화 공정을 수행한 후 상기 제2 패드 질화막을 제거하여, 셀 및 저전압 영역과 고전압영역 각각에 소자 분리막을 형성하는 단계를 포함한다. The present invention relates to a method of forming a device isolation film of a flash memory device, and the idea of the present invention is a high voltage gate oxide film in a high voltage region of a semiconductor substrate defined as a cell and a low voltage region and a high voltage region, and a low voltage gate in a cell and a low voltage region. Respectively forming an oxide film, sequentially forming a polysilicon film for a floating gate electrode and a first pad nitride film on the entire surface of the resultant, and forming a first photoresist pattern for trench formation in a predetermined region of the pad nitride film. Sequentially etching the first pad nitride film, the polysilicon film for the floating gate electrode, the high voltage gate oxide film, and the low voltage gate oxide film, and etching the first photoresist pattern to form a second photoresist pattern. 2 Etch the photoresist pattern with an etch mask to And forming the first pad nitride film as a second pad nitride film having a profile having an inclined upper wall, and forming an oxide film for trench filling in the entire surface of the resultant, and performing a planarization process. Removing the nitride film to form an isolation layer in each of the cell and the low voltage region and the high voltage region.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a flash memory device.
플래쉬 메모리소자의 제조방법에 있어서, 고전압 영역(셀 영역)에는 고전압영역의 소자 분리막에 적합한 높이(EFH: effective field Oxide Height)를 가지게 되고, 셀 및 저전압 영역(주변회로 영역)에는 셀 및 저전압 영역의 소자 분리막에 적합한 높이를 가지게 되어, 셀 및 저전압 영역과 고전압 영역 간에는 단차를 가지게 된다. In the method of manufacturing a flash memory device, a high voltage region (cell region) has an effective field oxide height (EFH) suitable for an isolation layer of a high voltage region, and a cell and a low voltage region in a cell and a low voltage region (a peripheral circuit region). It has a height suitable for the device isolation film of, and has a step between the cell and the low voltage region and the high voltage region.
또한, 패턴간의 간격이 좁은 셀 및 저전압 영역과 셀 및 저전압 영역에 비해 패턴 간의 간격이 넓은 고전압 영역에 수행되는 식각 공정시 서로 다른 식각율을 갖게 되는 로딩(loading)효과가 발생한다. In addition, there is a loading effect of having different etching rates in an etching process performed in a cell and a low voltage region having a narrow spacing between patterns and a high voltage region having a wide spacing between patterns as compared to a cell and a low voltage region.
상기 발생된 셀 및 저전압 영역의 소자 분리막의 두께 및 고전압 영역의 소자 분리막의 두께 간에 발생된 단차 및 상기 로딩효과로 인해, 플로팅 게이트 전극 패터닝을 위한 식각 공정시 주변회로 영역에 식각 타겟(etch target)을 맞추어 진행하는 데, 이와 같이 고전압 영역에 식각 타겟을 맞추게 되면, 셀 및 저전압 영역의 플로팅 게이트전극용 폴리실리콘막이 언더식각(under etch)되어 폴리실리콘막이 잔존(tail profile)하게 되고, 고전압 영역에 식각 타겟을 맞추게 되면, 고전압 영역의 플로팅 게이트 전극용 폴리실리콘막이 오버 식각되어 반도체 기판에 손상을 가하게 되는 문제점이 발생하게 된다. Due to the step difference between the generated cell and the thickness of the device isolation layer in the low voltage region and the thickness of the device isolation layer in the high voltage region and the loading effect, an etch target is formed in the peripheral circuit region during the etching process for floating gate electrode patterning. In this way, when the etching target is aligned to the high voltage region, the polysilicon film for the floating gate electrode of the cell and the low voltage region is under etched so that the polysilicon film remains a tail profile. When the etching target is aligned, the polysilicon film for the floating gate electrode in the high voltage region is over-etched, which causes a problem of damaging the semiconductor substrate.
또한, 상기 각 영역에서 요구되는 적합한 소자 분리막의 서로 다른 높이로 인해 후속으로 진행되는 CMP공정의 공정 변수 또한 변하게 되어, 원하는 게이트 전극의 CD(critical dimension)를 확보하지 못하는 문제점들이 발생하게 된다. In addition, due to the different heights of the suitable device isolation layers required in the respective regions, the process variables of the subsequent CMP process are also changed, which causes problems of failing to secure a critical dimension (CD) of a desired gate electrode.
따라서 상기 로딩효과 및 CMP 공정 변수를 줄일 수 있도록 하는, 셀 및 저전압 영역의 소자 분리막의 두께 및 고전압 영역의 소자 분리막의 두께 간에 발생된 단차를 최소화로 하는 기술이 요구되고 있다. Therefore, there is a need for a technique for minimizing the difference between the thickness of the device isolation layer in the cell and the low voltage region and the thickness of the device isolation layer in the high voltage region, which can reduce the loading effect and the CMP process parameters.
상술한 문제점을 해결하기 위한 본 발명의 목적은 셀 및 저전압 영역의 소자분리막의 두께 및 고전압 영역의 소자분리막의 두께 간에 발생된 단차를 최소화화여 소자 특성 저하를 방지할 수 있도록 하는 플래쉬 메모리소자의 제조방법을 제공함에 있다. An object of the present invention for solving the above problems is to manufacture a flash memory device to minimize the step difference generated between the thickness of the device isolation film of the cell and the low voltage region and the thickness of the device isolation film of the high voltage region to prevent degradation of device characteristics In providing a method.
상술한 목적을 달성하기 위한 본 발명의 사상은 셀 및 저전압 영역과 고전압 영역으로 구분 정의된 반도체 기판의 고전압 영역에 고전압용 게이트 산화막으로 셀 및 저전압 영역에 저전압용 게이트 산화막을 각각 형성하는 단계, 상기 결과물 전면에 플로팅 게이트 전극용 폴리 실리콘막, 제1 패드 질화막을 순차적으로 형성하는 단계, 상기 패드 질화막의 소정 영역에 트렌치 형성용 제1 포토레지스트 패턴을 형성하여, 상기 제1 패드 질화막, 플로팅 게이트 전극용 폴리 실리콘막, 고전압용 게이트 산화막 및 저전압용 게이트 산화막을 순차적으로 식각하는 단계, 상기 제1 포토레지스트 패턴을 식각하여 제2 포토레지스트 패턴으로 형성하는 단계, 상기 제2 포토레지스트 패턴을 식각 마스크로 식각하여 트렌치를 형성하면서 동시에 상기 제1 패드 질화막이 상측벽이 경사진 형태의 프로파일을 갖는 제2 패드 질화막으로 형성되는 단계 및 상기 결과물 전면에 트렌치 매립용 산화막을 형성하고, 평탄화 공정을 수행한 후 상기 제2 패드 질화막을 제거하여, 셀 및 저전압 영역과 고전압영역 각각에 소자 분리막을 형성하는 단계를 포함한다. According to an aspect of the present disclosure, a low voltage gate oxide film is formed in a cell and a low voltage region using a high voltage gate oxide film in a high voltage region of a semiconductor substrate defined as a cell, a low voltage region, and a high voltage region. Sequentially forming a polysilicon film for a floating gate electrode and a first pad nitride film on the entire surface of the resultant, forming a first photoresist pattern for trench formation in a predetermined region of the pad nitride film, thereby forming the first pad nitride film and the floating gate electrode Sequentially etching the polysilicon film, the high voltage gate oxide film, and the low voltage gate oxide film, etching the first photoresist pattern to form a second photoresist pattern, and forming the second photoresist pattern as an etch mask. Etching to form a trench while simultaneously forming the first pad nitride layer Forming a second pad nitride film having an inclined profile of the upper sidewall, forming an oxide film for trench filling in the entire surface of the resultant, removing the second pad nitride film after performing a planarization process, and then removing the second pad nitride film. And forming an isolation layer in each of the and high voltage regions.
상기 제2 포토레지스트 패턴 형성을 위한 식각공정은 O2 및 N2가 혼합된 가스 또는 O2 가스 중 어느 하나를 사용한 건식 식각공정으로 수행하는 것이 바람직하다.The etching process for forming the second photoresist pattern is preferably performed by a dry etching process using any one of O 2 and N 2 mixed gas or O 2 gas.
상기 제1 패드 질화막의 상부에 반사방지막을 형성하는 단계를 더 포함하는 것이 바람직하다.The method may further include forming an anti-reflection film on the first pad nitride film.
상기 반사방지막은 유기(Organic) 반사방지막을 사용하는 것이 바람직하다. As the anti-reflection film, it is preferable to use an organic anti-reflection film.
본 발명의 또 다른 사상은 셀 및 저전압 영역과 고전압 영역으로 구분 정의된 반도체 기판의 고전압 영역에 고전압용 게이트 산화막으로 셀 및 저전압 영역에 저전압용 게이트 산화막을 각각 형성하는 단계, 상기 결과물 전면에 플로팅 게이트 전극용 폴리 실리콘막, 제1 패드 질화막 및 반사방지막을 순차적으로 형성하는 단계, 상기 반사방지막의 소정 영역에 트렌치 형성용 포토레지스트 패턴을 형성하여, 이를 식각마스크로 상기 반사방지막 및 상기 제1 패드 질화막을 식각하여 패터닝된 반사방지막 및 패터닝된 제1 패드 질화막을 형성하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 상기 패터닝된 반사방지막 및 패터닝된 제1 패드 질화막을 식각마스크로 플로팅 게이트 전극용 폴리 실리콘막, 고전압용 게이트 산화막 및 저전압용 게이트 산화막 및 반도체기판의 소정 영역을 식각하여 트렌치를 형성하면서 동시에 상기 제1 패드 질화막이 상측벽이 경사진 형태의 프로파일을 갖는 제2 패드 질화막으로 형성되는 단계 및 상기 결과물 전면에 트렌치 매립용 산화막을 형성하고, 평탄화 공정을 수행한 후 상기 제2 패드 질화막을 제거하여, 셀 및 저전압 영역과 고전압영역 각각에 소자 분리막을 형성하는 단계를 포함한다. Another idea of the present invention is to form a low voltage gate oxide film in a cell and a low voltage region in a high voltage region of a semiconductor substrate defined as a cell and a low voltage region and a high voltage region, respectively. Sequentially forming an electrode polysilicon film, a first pad nitride film, and an anti-reflection film; forming a trench forming photoresist pattern in a predetermined region of the anti-reflection film, and using the etching mask as the etching mask and the anti-reflection film and the first pad nitride film Forming a patterned antireflection film and a patterned first pad nitride film by removing the photoresist pattern, removing the photoresist pattern, and using the patterned antireflection film and the patterned first pad nitride film as an etching mask. Film, high voltage gate oxide and low voltage gate acid Forming a trench by etching a film and a predetermined region of the semiconductor substrate, and simultaneously forming the first pad nitride film as a second pad nitride film having a profile having an inclined upper wall; and forming an oxide film for trench filling in the entire surface of the resultant product. And removing the second pad nitride layer after performing the planarization process to form an isolation layer in each of the cell and the low voltage region and the high voltage region.
상기 반사방지막은 무기(Inorganic) 반사방지막을 사용하는 것이 바람직하다. As the anti-reflection film, an inorganic anti-reflection film is preferably used.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.
도 1 내지 도 6은 본 발명의 제1 실시예에 따른 플래쉬 메모리소자의 소자분리막 형성방법을 설명하기 위한 단면도들이다. 1 to 6 are cross-sectional views illustrating a method of forming an isolation layer of a flash memory device according to a first embodiment of the present invention.
도 1을 참조하면, 실리콘 재질로 이루어진 반도체 기판(30) 전면 상부에 고전압용 게이트 산화막(32b) 및 셀 및 저전압용 게이트 산화막(32a)으로 형성된 게이트 산화막, 플로팅 게이트 전극용 폴리 실리콘막(34a), 제1 패드 질화막(36a) 및 반사방지막(38a)을 순차적으로 형성하고, 상기 반사 방지막(38) 상부의 소정 영역에 제1 포토레지스트 패턴(PR1)을 형성한다. Referring to FIG. 1, a gate oxide film 32b formed of a high voltage gate oxide film 32b and a cell and a low voltage gate oxide film 32a on a front surface of a semiconductor substrate 30 made of a silicon material and a polysilicon film 34a for a floating gate electrode. The first pad nitride film 36a and the antireflection film 38a are sequentially formed, and the first photoresist pattern PR1 is formed in a predetermined region above the antireflection film 38.
이때, 상기 반도체 기판(30)은 고전압 영역(A)과 주변회로 영역(B)으로 구분 정의되어 있고, 각 영역에 적합한 트랜지스터가 선택적으로 형성될 수 있다. In this case, the semiconductor substrate 30 is divided into a high voltage region A and a peripheral circuit region B, and a transistor suitable for each region may be selectively formed.
상기 플로팅 게이트 전극용 폴리 실리콘막(34a)은 300~ 800Å 정도의 두께로 형성할 수 있고, 상기 제1 패드 질화막(36a)은 600~ 1200Å 정도의 두께로 형성할 수 있고, 상기 반사방지막(38)은 유기(Organic) 반사방지막을 사용할 수 있다.The polysilicon film 34a for the floating gate electrode may be formed to a thickness of about 300 to 800 kPa, The first pad nitride layer 36a may be formed to a thickness of about 600 to 1200 Å, and the anti-reflection film 38 may use an organic anti-reflection film.
도 2를 참조하면, 상기 형성된 제1 포토레지스트 패턴(PR1)을 식각 마스크로 식각하여, 패터닝된 반사방지막(38b), 패터닝된 제1 패드 질화막(36b), 패터닝된 플로팅 게이트 전극용 폴리 실리콘막(34b), 패터닝된 게이트 산화막(32a, 32b)을 형성한다. Referring to FIG. 2, the formed first photoresist pattern PR1 is etched using an etching mask to pattern the anti-reflective film 38b, the patterned first pad nitride film 36b, and the patterned polysilicon film for floating gate electrodes. 34b, patterned gate oxide films 32a and 32b are formed.
도 3을 참조하면, 상기 결과물의 제1 포토레지스트 패턴(PR1)에 식각공정을 수행하여 상측벽 만이 일부 식각된 제2 포토레지스트 패턴(PR2)을 형성한다. 이 제2 포토레지스트 패턴(PR2)의 형성 식각시 하부의 패터닝된 반사방지막(38b)도 일부 식각(38c)된다. 이 제2 포토레지스트 패턴(PR2) 및 일부 식각된 반사방지막(38c)으로 인해, 이후 수행될 트렌치 패턴 식각 공정시 하부의 제1 패드 질화막 로스(loss)를 유발하게 된다. Referring to FIG. 3, an etching process is performed on the resultant first photoresist pattern PR1 to form a second photoresist pattern PR2 in which only an upper side wall is partially etched. When the second photoresist pattern PR2 is etched, the lower patterned antireflection film 38b is also partially etched 38c. Due to the second photoresist pattern PR2 and the partially etched anti-reflection film 38c, the first pad nitride film loss may be caused during the trench pattern etching process to be performed later.
상기 식각 공정시 O2 및 N2가 혼합된 가스 또는 O2 가스 중 어느 하나를 사용한 건식 식각공정으로 수행할 수 있다.The etching process may be performed by a dry etching process using any one of O 2 and N 2 mixed gas or O 2 gas.
도 4를 참조하면, 상기 형성된 제2 포토레지스트 패턴(PR2) 및 일부 식각된 반사방지막(38c)을 식각 마스크로 패터닝된 제1 패드 질화막(36b), 패터닝된 플로팅 게이트 전극용 폴리 실리콘막(34b) 및 패터닝된 고전압용 게이트 산화막(32b), 셀 및 저전압용 게이트 산화막(32a) 및 반도체 기판의 소정깊이를 식각하여 트렌치(T)를 형성한다. Referring to FIG. 4, the formed second photoresist pattern PR2 and the partially etched anti-reflection film 38c are patterned with an etch mask, and a first pad nitride film 36b and a patterned polysilicon film 34b for floating gate electrodes. And a predetermined depth of the patterned high voltage gate oxide film 32b, the cell and low voltage gate oxide film 32a, and the semiconductor substrate to form a trench T.
이때, 상기 제2 포토레지스트 패턴(PR2) 및 일부 식각된 반사방지막(38b)은 하부에 형성된 패터닝된 제1 패드 질화막(36b) 상측벽에 로스를 유발하게 되어, 상측벽이 경사진 형태의 프로파일을 갖는 제2 패드 질화막(36c)을 형성하게 된다. In this case, the second photoresist pattern PR2 and the partially etched anti-reflection film 38b cause loss on the upper sidewall of the patterned first pad nitride layer 36b formed at the bottom thereof, such that the upper sidewall is inclined. A second pad nitride film 36c having a thickness is formed.
이어서, 상기 형성된 제2 포토레지스트 패턴(PR2)을 제거하는 에싱 공정 및 일부 식각된 반사방지막(38b)을 제거하는 식각공정을 각각 수행하고, 이 결과물 전면에 상기 공정들을 통해 발생된 잔류물을 제거하는 세정 공정을 수행한다. Subsequently, an ashing process of removing the formed second photoresist pattern PR2 and an etching process of removing some of the etched anti-reflection film 38b are performed, and the residues generated through the processes are removed on the entire surface of the resultant. A cleaning process is performed.
이어서, 상기 형성된 트렌치(T)의 측벽에 측벽 산화막(미도시)을 형성하는 산화공정을 수행한다. Subsequently, an oxidation process of forming a sidewall oxide film (not shown) on the sidewall of the formed trench T is performed.
도 5를 참조하면, 상기 결과물의 트렌치를 매립하는 산화막(40)을 형성한다. 이 매립용 산화막(40)은 HDP 산화막으로 형성한다. 이어서, 상기 산화막(40)이 형성된 결과물 전면에 제2 패드 질화막(36b)이 노출될 때까지 CMP 공정을 수행한다. Referring to FIG. 5, an oxide film 40 filling the trench of the resultant is formed. This buried oxide film 40 is formed of an HDP oxide film. Subsequently, the CMP process is performed until the second pad nitride layer 36b is exposed on the entire surface of the resultant in which the oxide layer 40 is formed.
이때, 상측벽이 경사진 형태의 프로파일을 갖는 제2 패드 질화막(36c)으로 인해, 상기 CMP 공정시 산화막(40)의 CMP 되는 정도가 고전압 영역(B)에 비해 셀 및 저전압 영역(A)에서 더 용이하게 수행된다. At this time, due to the second pad nitride film 36c having the profile of the inclined top wall, the CMP of the oxide film 40 during the CMP process is higher in the cell and the lower voltage area A than in the high voltage area B. Is more easily performed.
다시 말해, 셀 및 저전압 영역(A)에는 고전압 영역(B)에 비해 폭이 좁은 패턴들이 형성되는 데, 이 좁은 패턴들에 형성된 경사진 프로파일의 제2 패드 질화막(36c)으로 인해, 상기 CMP 공정시 셀 및 저전압 영역(A)의 산화막의 CMP 되는 정도가 상기 고전압 영역(B)보다 더 크게 된다. In other words, patterns narrower than those of the high voltage region B are formed in the cell and the low voltage region A. Due to the inclined profile second pad nitride layer 36c formed in the narrow patterns, the CMP process The degree of CMP of the oxide film of the time cell and the low voltage region A becomes larger than that of the high voltage region B.
따라서 고전압 영역(B)에 잔존한 제2 패드 질화막(36c)과 셀 및 저전압 영역(A)에 잔존한 제2 패드 질화막(36c)의 높이가 유사하게 되므로, 고전압 영역(B)의 소자 분리막과 셀 및 저전압 영역(A)의 소자 분리막의 단차를 감소시킬 수 있다.Therefore, since the heights of the second pad nitride film 36c remaining in the high voltage region B and the second pad nitride film 36c remaining in the cell and the low voltage region A are similar, the device isolation film of the high voltage region B The step difference between the cell and the device isolation layer in the low voltage region A can be reduced.
종래 기술에서는 CMP 공정 후 각 영역에 잔존한 패드 질화막의 서로 다른 두께로 인해 고전압 영역의 소자 분리막과 셀 및 저전압 영역의 소자분리막에 발생된 단차가 그대로 전달되었는데, 본 발명의 실시예에서는 CMP 공정 후 각 영역에 잔존한 패드 질화막의 유사한 두께로 인해 각 영역의 서로 다른 두께로 인해 발생된 단차를 최소화할 수 있게 된다. In the prior art, due to the different thickness of the pad nitride film remaining in each region after the CMP process, the step difference generated in the device isolation film in the high voltage region and the device isolation film in the cell and low voltage region was transferred as it is. Due to the similar thickness of the pad nitride film remaining in each region, the step difference caused by the different thickness of each region can be minimized.
도 6을 참조하면, 제2 패드 질화막(36c)을 제거하여 셀 및 저전압 영역(A) 및 고전압 영역(B) 각각에 소자 분리막을 형성하는 공정을 완료한다. Referring to FIG. 6, the process of forming the device isolation layer in the cell, the low voltage region A, and the high voltage region B is completed by removing the second pad nitride layer 36c.
도 7 내지 도 11은 본 발명의 제2 실시 예에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이고, 이를 참조하여 설명하면 다음과 같다. 7 to 11 are cross-sectional views for describing a method of manufacturing a flash memory device according to the second embodiment of the present invention.
도 7을 참조하면, 실리콘 재질로 이루어진 반도체 기판(30) 전면 상부에 고전압용 게이트 산화막(32b) 및 셀 및 저전압용 게이트 산화막(32a)으로 형성된 게이트 산화막, 플로팅 게이트 전극용 폴리 실리콘막(34a), 제1 패드 질화막(36a) 및 반사방지막(38d)을 순차적으로 형성하고, 상기 반사방지막의 소정 영역에 제3 포토레지스트 패턴(PR3)을 형성한다. 이때, 상기 반도체 기판(30)은 고전압 영역(A)과 주변회로 영역(B)으로 구분 정의되어 있고, 각 영역에 적합한 트랜지스터가 선택적으로 형성될 수 있다. Referring to FIG. 7, a gate oxide film 32b formed of a high voltage gate oxide film 32b and a cell and a low voltage gate oxide film 32a and a polysilicon film 34a for floating gate electrodes are formed on an entire surface of a semiconductor substrate 30 made of a silicon material. The first pad nitride film 36a and the antireflection film 38d are sequentially formed, and the third photoresist pattern PR3 is formed in a predetermined region of the antireflection film. In this case, the semiconductor substrate 30 is divided into a high voltage region A and a peripheral circuit region B, and a transistor suitable for each region may be selectively formed.
상기 플로팅 게이트 전극용 폴리 실리콘막(34a)은 300~ 800Å 정도의 두께로 형성할 수 있고, 상기 제1 패드 질화막(36a)은 600~ 1200Å정도의 두께로 형성할 수 있고, 상기 반사방지막(38)은 SiON과 같은 무기(Inorganic) 반사방지막을 사용할 수 있다.The polysilicon film 34a for the floating gate electrode may be formed to a thickness of about 300 to 800 kPa, The first pad nitride layer 36a may be formed to a thickness of about 600 to 1200 kPa, and the anti-reflection film 38 may use an inorganic anti-reflection film such as SiON.
도 8을 참조하면, 상기 제3 포토레지스트 패턴(PR3)을 식각 마스크로 반사방지막(38d) 및 제1 패드 질화막(36a)을 식각하여 패터닝된 반사방지막(38e) 및 패터닝된 제1 패드 질화막(36b)을 형성한다. 이어서, 상기 제3 포토레지스트 패턴(PR3)은 에싱 공정 등을 통해 제거한다. Referring to FIG. 8, the anti-reflection film 38d and the first pad nitride film 36a are etched using the third photoresist pattern PR3 as an etch mask, and the patterned anti-reflection film 38e and the patterned first pad nitride film ( 36b). Subsequently, the third photoresist pattern PR3 is removed through an ashing process or the like.
도 9를 참조하면, 상기 패터닝된 반사방지막(38e) 및 패터닝된 제1 패드 질화막(36b)을 식각 마스크로 플로팅 게이트 전극용 폴리 실리콘막(34a) 및 패터닝된 고전압용 게이트 산화막(32b), 셀 및 저전압용 게이트 산화막(32a) 및 반도체 기판의 소정깊이를 식각하여 트렌치(T)를 형성한다. 이어서, 상기 패터닝된 반사 방지막(38e)을 제거하는 공정을 수행한다. Referring to FIG. 9, the patterned anti-reflective film 38e and the patterned first pad nitride film 36b are etch masks. The polysilicon film 34a for the floating gate electrode and the patterned high-voltage gate oxide film 32b and the cell are etched. And a trench T is formed by etching the low voltage gate oxide layer 32a and a predetermined depth of the semiconductor substrate. Subsequently, a process of removing the patterned anti-reflection film 38e is performed.
이때, 상기 트렌치 형성용 식각 공정시 무기 반사방지막(38e) 상측벽에 로스를 유발(미도시)하게 되는 데, 상기 로스가 발생된 반사방지막으로 인해, 상측벽이 경사진 형태의 프로파일을 갖는 제2 패드 질화막(36c)을 형성하게 된다. 따라서, 이 상측벽에 로스가 유발된 무기 반사방지막과 경사진 형태의 프로파일을 갖는 제2 패드 질화막으로 인해, 트렌치(T)를 형성하게 된다. At this time, a loss is caused (not shown) on the upper side wall of the inorganic anti-reflection film 38e during the trench forming etching process, and due to the anti-reflection film on which the loss is generated, The 2-pad nitride film 36c is formed. Therefore, the trench T is formed on the upper side wall due to the inorganic anti-reflection film caused by the loss and the second pad nitride film having the inclined profile.
이어서, 상기 형성된 트렌치(T)의 측벽에 측벽 산화막(미도시)을 형성하는 산화공정을 수행한다. Subsequently, an oxidation process of forming a sidewall oxide film (not shown) on the sidewall of the formed trench T is performed.
도 10을 참조하면, 상기 결과물의 트렌치를 매립하는 산화막(40)을 형성한다. 이 매립용 산화막(40)은 HDP 산화막으로 형성한다. 이어서, 상기 산화막(40)이 형성된 결과물 전면에 제2 패드 질화막(36c)이 노출될 때까지 CMP 공정을 수행한다. Referring to FIG. 10, an oxide film 40 filling the trench of the resultant is formed. This buried oxide film 40 is formed of an HDP oxide film. Subsequently, the CMP process is performed until the second pad nitride layer 36c is exposed on the entire surface of the resultant in which the oxide layer 40 is formed.
이때, 상측벽이 경사진 형태의 프로파일을 갖는 제2 패드 질화막(36c)으로 인해, 상기 CMP 공정시 산화막(40)의 CMP 되는 정도가 고전압 영역(B)에 비해 셀 및 저전압 영역(A)에서 더 용이하게 수행된다. At this time, due to the second pad nitride film 36c having the profile of the inclined top wall, the CMP of the oxide film 40 during the CMP process is higher in the cell and the lower voltage area A than in the high voltage area B. Is more easily performed.
다시 말해, 셀 및 저전압 영역(A)에는 고전압 영역(B)에 비해 폭이 좁은 패턴들이 형성되는 데, 이 좁은 패턴들에 형성된 경사진 프로파일의 제2 패드 질화막(36c)으로 인해, 상기 CMP 공정시 셀 및 저전압 영역(A)의 산화막의 CMP 되는 정도가 상기 고전압 영역(B)보다 더 크게 된다. In other words, patterns narrower than those of the high voltage region B are formed in the cell and the low voltage region A. Due to the inclined profile second pad nitride layer 36c formed in the narrow patterns, the CMP process The degree of CMP of the oxide film of the time cell and the low voltage region A becomes larger than that of the high voltage region B.
따라서 고전압 영역(B)에 잔존한 제2 패드 질화막(36c)과 셀 및 저전압 영역(A)에 잔존한 제2 패드 질화막(36c)의 높이가 유사하게 되므로, 고전압 영역(B)의 소자 분리막과 셀 및 저전압 영역(A)의 소자 분리막의 단차를 감소시킬 수 있다.Therefore, since the heights of the second pad nitride film 36c remaining in the high voltage region B and the second pad nitride film 36c remaining in the cell and the low voltage region A are similar, the device isolation film of the high voltage region B The step difference between the cell and the device isolation layer in the low voltage region A can be reduced.
종래 기술에서는 CMP 공정 후 각 영역에 잔존한 패드 질화막의 서로 다른 두께로 인해 고전압 영역의 소자 분리막과 셀 및 저전압 영역의 소자분리막에 발생된 단차가 그대로 전달되었는데, 본 발명의 실시예에서는 CMP 공정 후 각 영역에 잔존한 패드 질화막의 유사한 두께로 인해 각 영역의 서로 다른 두께로 인해 발생된 단차를 최소화할 수 있게 된다. In the prior art, due to the different thickness of the pad nitride film remaining in each region after the CMP process, the step difference generated in the device isolation film in the high voltage region and the device isolation film in the cell and low voltage region was transferred as it is. Due to the similar thickness of the pad nitride film remaining in each region, the step difference caused by the different thickness of each region can be minimized.
도 11을 참조하면, 제2 패드 질화막(36c)을 제거하여 셀 및 저전압 영역(A) 및 고전압 영역(B) 각각에 소자 분리막을 형성하는 공정을 완료한다. Referring to FIG. 11, the process of forming the device isolation layer in the cell, the low voltage region A, and the high voltage region B is completed by removing the second pad nitride layer 36c.
본 발명에 의하면, 상측벽이 경사진 형태의 프로파일을 갖는 제2 패드 질화막(36c)을 형성함으로써, 고전압 영역(B)에 잔존한 제2 패드 질화막(36c)과 셀 및 저전압 영역(A)에 잔존한 제2 패드 질화막(36c)의 높이가 유사하게 되므로, 고전압 영역(B)의 소자 분리막과 셀 및 저전압 영역(A)의 소자 분리막의 단차를 감소시킬 수 있다. According to the present invention, by forming the second pad nitride film 36c having a profile in which the upper side wall is inclined, the second pad nitride film 36c and the cell and the low voltage region A remaining in the high voltage region B are formed. Since the heights of the remaining second pad nitride films 36c become similar, the step difference between the device isolation film in the high voltage region B and the device isolation film in the cell and low voltage region A can be reduced.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상측벽이 경사진 형태의 프로파일을 갖는 제2 패드 질화막을 형성함으로써, 고전압 영역에 잔존한 제2 패드 질화막과 셀 및 저전압 영역에 잔존한 제2 패드 질화막의 높이가 유사하게 되므로, 고전압 영역의 소자 분리막과 셀 및 저전압 영역의 소자 분리막의 단차를 최소화할 수 있어, 소자 특성 저하를 방지할 수 있도록 하는 효과가 있다. As described above, according to the present invention, a second pad nitride film having a profile having an inclined top wall forms a second pad nitride film remaining in a high voltage region, and a second pad nitride film remaining in a cell and a low voltage region. Since the heights are similar, it is possible to minimize the step difference between the device isolation film in the high voltage region and the device isolation film in the cell and the low voltage region, thereby preventing deterioration of device characteristics.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다. Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.
도 1 내지 도 6은 본 발명의 제1 실시 예에 따른 플래쉬 메모리소자의 소자분리막 형성방법을 설명하기 위한 단면도들이고, 1 to 6 are cross-sectional views illustrating a method of forming an isolation layer of a flash memory device according to a first embodiment of the present invention.
도 7내지 도 11은 본 발명의 제2 실시 예에 따른 플래쉬 메모리소자의 소자분리막 형성방법을 설명하기 위한 단면도들이고, 7 to 11 are cross-sectional views illustrating a method of forming an isolation layer of a flash memory device according to a second embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
30: 반도체 기판 32a: 저전압용 게이트 산화막30: semiconductor substrate 32a: low-gate gate oxide film
32b: 고전압용 게이트 산화막 34: 폴리 실리콘막32b: high-voltage gate oxide film 34: polysilicon film
36: 제1 패드 질화막 38: 반사방지막 36: first pad nitride film 38: antireflection film
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| KR1020030089976A KR20050057785A (en) | 2003-12-11 | 2003-12-11 | Method of forming a field oxide in a flash memory devices |
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| KR1020030089976A KR20050057785A (en) | 2003-12-11 | 2003-12-11 | Method of forming a field oxide in a flash memory devices |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100790260B1 (en) * | 2006-12-26 | 2008-01-02 | 매그나칩 반도체 유한회사 | Method for manufacturing semiconductor device |
| CN112951714A (en) * | 2019-12-10 | 2021-06-11 | 中芯国际集成电路制造(上海)有限公司 | Semiconductor structure and forming method thereof |
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2003
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