KR20050053993A - 저전압에서 동작할 수 있는 센스 앰프 플립 플롭 - Google Patents

저전압에서 동작할 수 있는 센스 앰프 플립 플롭 Download PDF

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Abstract

저전압에서 동작할 수 있는 센스 앰프 플립 플롭이 개시된다. 센스 앰프 플립 플롭은 프리차징부, 비교부, 및 래치부를 포함한다. 프리차징부는 클락 신호에 응답하여, 제1 및 제2 출력 노드들을 소정의 전압으로 프리차징한다. 비교부는 상대적으로 낮은 입력 신호 및 입력 신호의 반전 신호의 동작 전압들에 의해 인에이블될 수 있고, 클락 신호에 응답하여 입력 신호와 반전 신호의 전압 차이를 비교하여 제1 및 제2 출력 노드들로 각각 출력한다. 래치부는 제1 및 제2 출력 노드들의 전압들을 래치한다. 센스 앰프 플립 플롭은 입력 신호 및 반전 신호가 입력되는 트랜지스터들이 교차 연결된 인버터들의 풀-다운 트랜지스터들에 병렬로 연결됨으로써 상대적으로 낮은 전압의 입력 신호에 의해 동작할 수 있고 빠른 센싱 동작을 수행할 수 있다.

Description

저전압에서 동작할 수 있는 센스 앰프 플립 플롭{Sense amplifier flip flop capable of operating in low voltage}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 상세하게는, 저전압에서 동작할 수 있는 센스 앰프 플립 플롭에 관한 것이다.
고속 인터페이스(interface) 입력/출력(I/O)은 입력 신호를 정확히 수신(capture)하기 위해 샘플러(sampler)를 필요로 한다. 상기 샘플러는 데이터 수신기(data receiver)라고도 한다. 일반적으로, 샘플러는 센스 앰프 플립 플롭(sense amplifier flip flop) 형태가 많이 사용되고, 이러한 센스 앰프 플립 플롭의 일례는 미국 특허 등록 공보 제6,366,113호에 개시되어 있다.
도 1은 종래 기술에 따른 센스 앰프 플립 플롭을 나타내는 회로도이다. 도 1을 참조하면, 센스 앰프 플립 플롭(100)은 프리차징(precharging)부(101, 103), 비교부(110), 및 래치(latch)부(120)를 포함한다.
상기 프리차징부는 제1 PMOS 트랜지스터(101) 및 제2 PMOS 트랜지스터(103)를 포함한다. 프리차징부는 로우 레벨(low level)인 클락 신호(CK)에 응답하여 비교부(110)의 출력 노드(node)들(N1, N2)의 전압을 하이 레벨(high level)로 프리차징(precharging)한다.
비교부(110)는 서로의 출력이 서로의 입력으로 교차 연결된(cross coupled) 인버터들(INV1, INV2), 비교 트랜지스터들(115, 116), 및 스위칭 트랜지스터(117)를 포함한다. 제1 인버터(111)는 풀-업(pull-up) 트랜지스터인 PMOS 트랜지스터(111)와 풀-다운(pull-down) 트랜지스터인 NMOS 트랜지스터(112)를 포함하고, 제2 인버터(INV2)는 풀-업 트랜지스터인 PMOS 트랜지스터(113)와 풀-다운 트랜지스터인 NMOS 트랜지스터(114)를 포함한다.
비교부(110)는 하이 레벨(high level)인 클락 신호(CK)에 응답하여 인에이블(enable)되며, 입력 신호(DP) 및 입력 신호(DP)의 반전 신호(DN)의 전압 차이를 비교한다. 입력 신호(DP)와 반전 신호(DN)는 데이터 신호들로서 서로 차동 신호들(differential signals) 또는 상보적인 신호들(complementary signals)이다. 그리고, 입력 신호 및 반전 신호(DP, DN)의 동작 전원 전압은 전원 전압(VDD) 및 접지 전압(VSS) 사이의 전압이다.
래치부(120)는 낸드형 SR 래치(NAND type SR latch)로서 NAND 게이트들(121, 123)을 포함한다. 래치부(120)는 비교부(110)의 출력 노드들(N1, N2)의 전위들을 래치하여 출력신호들(Q, QB)을 생성한다.
센스 앰프 플립 플롭(100)의 동작을 설명하면 다음과 같다. 클락 신호(CK)가 로우 레벨일 때, 프리차징부의 트랜지스터들(101, 103)이 턴-온(turn-on)된다. 그러면, 제1 노드(N1) 및 제2 노드(N2)의 전압은 하이 레벨로 충전(프리차징)되므로, 래치부(120)의 출력 신호들(Q, QB)은 이전의 상태 값을 그대로 유지한다.
한편, 클락 신호(CK)가 로우 레벨에서 하이 레벨로 천이(transition)할 때, 프리차징부의 트랜지스터들(101, 103)은 턴-오프(turn-off)되고 비교부(110)의 스윙칭 트랜지스터(117)는 턴-온된다. 이 때, 비교부(110)의 출력 노드들(N1, N2)의 전압은 입력 신호(DP) 및 반전 신호(DN)의 전압들에 따라 결정된다. 예를 들어, 입력 신호(DP)의 전압이 하이 레벨이고 반전 신호(DN)의 전압이 로우 레벨일 때, 제1 비교 트랜지스터(115)가 턴-온된다. 다음으로, 제2 출력 노드(N2)의 전압이 하이 레벨을 유지하고 있으므로, 제1 인버터(INV1)의 풀-다운 트랜지스터(112)는 턴-온되어 제1 출력 노드(N1)의 전압은 로우 레벨로 방전(discharging)된다. 즉, 제1 출력 노드(N1)의 전압이 방전되는 동작은 제1 비교 트랜지스터(115)와 제1 인버터(INV1)의 트랜지스터(112)의 동작 순서로 수행된다. 한편, 제1 출력 노드(N1)의 전압이 로우 레벨로 되면, 제2 인버터(INV2)의 풀-업 트랜지스터(113)가 턴-온되어 제2 출력 노드(N2)의 전압은 하이 레벨이 된다.
그런데, 제1 출력 노드(N1)의 전압이 로우 레벨로 방전되는 동작에 있어서, 비교부(110)에 입력되는 입력 신호(DP)의 동작 전압 레벨은 상대적으로 높아야 한다. 예를 들어, 입력 신호(DP)의 동작 전압이 상대적으로 낮으면, 제1 비교 트랜지스터(115)가 충분히 턴-온되지 못하여 제1 인버터(INV1)의 풀-다운 트랜지스터(112)의 드레인(drain) 전압이 접지 전압(VSS) 근처로 하강하지 못한다. 따라서, 하이 레벨인 제2 출력 노드(N2)의 전압에 의해 제1 인버터(INV1)의 풀-다운 트랜지스터(112)가 턴-온되지 못하므로 제1 출력 노드(N1)의 전압이 로우 레벨로 방전되지 못할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 저전압의 입력 신호에 의해 동작할 수 있는 센스 앰프 플립 플롭을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 센스 앰프 플립 플롭은 클락 신호에 응답하여 입력 신호와 상기 입력 신호의 반전 신호를 수신하는 센스 앰프 플립 플롭에 관한 것이다. 본 발명의 일면에 따른 센스 앰프 플립 플롭은, 상기 클락 신호에 응답하여 제1 및 제2 출력 노드들을 소정의 전압으로 프리차징하는 프리차징부와, 상대적으로 낮은 상기 입력 신호와 반전 신호의 동작 전압에 의해 인에이블될 수 있는 비교부로서, 상기 클락 신호에 응답하여 상기 입력 신호와 상기 반전 신호의 전압 차이를 비교하여 상기 제1 및 제2 출력 노드들로 각각 출력하는 상기 비교부와, 상기 제1 및 제2 출력 노드들의 전압들을 래치하는 래치부를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 비교부는 상기 프리차징부에 상기 제1 및 제2 출력 노드들을 통해 연결되고 서로의 출력이 서로의 입력으로 교차 연결된 인버터들과, 상기 각각의 인버터들에 포함되는 풀-다운 트랜지스터들에 병렬로 연결되며 상기 입력 신호 및 반전 신호에 의해 각각 제어되는 비교 트랜지스터들과, 상기 비교 트랜지스터들과 접지 전압 사이에 연결되고 상기 클락 신호에 의해 제어되는 스윙칭 트랜지스터를 구비한다.
바람직한 실시예에 따르면, 상기 프리차징부에 의해 프리차징되는 전압은 하이 레벨의 전압이고, 상기 비교 트랜지스터들은 NMOS 트랜지스터들을 포함한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 일면에 따른 센스 앰프 플립 플롭은 클락 신호에 응답하여 제1 및 제2 출력 노드들을 소정의 전압으로 프리차징하는 프리차징부와, 상기 클락 신호에 응답하여 수신되는 입력 신호 및 상기 입력 신호의 반전 신호의 전압 차이를 비교하여 상기 제1 및 제2 출력 노드들로 각각 출력하는 비교부와, 상기 제1 및 제2 출력 노드들의 전압들을 래치하는 래치부를 구비하며, 상기 비교부는 상기 프리차징부에 상기 제1 및 제2 출력 노드들을 통해 연결되는 교차 연결된 인버터들과, 드레인들이 상기 제1 및 제2 출력 노드들에 각각 연결되며 소스들이 상기 각각의 인버터들에 포함되는 풀-다운 트랜지스터들의 소스들에 각각 연결되고, 상기 입력 신호 및 반전 신호에 의해 각각 제어되는 제1 및 제2 비교 트랜지스터들과, 상기 제1 및 제2 비교 트랜지스터들의 소스들과 접지 전압 사이에 연결되고 상기 클락 신호에 의해 제어되는 스윙칭 트랜지스터를 포함하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 프리차징부에 의해 프리차징되는 전압은 하이 레벨의 전압이고, 상기 제1 및 제2 비교 트랜지스터들은 각각 NMOS 트랜지스터들을 포함한다.
이러한 본 발명에 따른 센스 앰프 플립 플롭은 입력 신호 및 반전 신호가 입력되는 트랜지스터들이 교차 연결된 인버터들의 풀-다운 트랜지스터들에 병렬로 연결됨으로써 상대적으로 낮은 전압의 입력 신호에 의해 동작할 수 있고 빠른 센싱 동작(sensing operation)을 수행할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 센스 앰프 플립 플롭을 나타내는 회로도이다. 도 2를 참조하면, 센스 앰프 플립 플롭(200)은 프리차징부(201, 203), 비교부(210), 및 래치부(220)를 구비한다.
상기 프리차징부는 제1 PMOS 트랜지스터(201) 및 제2 PMOS 트랜지스터(203)를 포함한다. 프리차징부는 로우 레벨인 클락 신호(CK)에 응답하여 비교부(210)의 출력 노드(node)들(N1, N2)의 전압을 하이 레벨(high level)로 프리차징(precharging)한다.
비교부(210)는 서로의 출력이 서로의 입력으로 교차 연결된(cross coupled) 인버터들(INV3, INV4), 비교 트랜지스터들(215, 216), 및 스위칭 트랜지스터(217)를 포함한다. 제1 인버터(INV3)는 풀-업 트랜지스터인 PMOS 트랜지스터(211)와 풀-다운 트랜지스터인 NMOS 트랜지스터(212)를 포함하고, 제2 인버터(INV4)는 풀-업 트랜지스터인 PMOS 트랜지스터(213)와 풀-다운 트랜지스터인 NMOS 트랜지스터(214)를 포함한다.
제1 비교 트랜지스터(215)의 소스(source)는 스윙칭 트랜지스터(217)의 드레인(drain)에 연결되고, 제1 비교 트랜지스터(215)의 드레인은 제1 출력 노드(N3)에 연결된다. 그리고, 제2 비교 트랜지스터(216)의 소스(source)는 스윙칭 트랜지스터(217)의 드레인에 연결되고, 제2 비교 트랜지스터(216)의 드레인은 제2 출력 노드(N4)에 연결된다. 즉, 제1 비교 트랜지스터(215)와 제1 인버터(INV1)의 풀-다운 트랜지스터(212)는 병렬로 연결되고, 제2 비교 트랜지스터(216)와 제2 인버터(INV4)의 풀-다운 트랜지스터(214)는 병렬로 연결된다.
비교부(210)는 클락 신호(CK)에 응답하여 인에이블(enable)되며, 제1 입력 신호(DP)와 제2 입력 신호(DN)의 전압 차이를 비교한다. 입력 신호들(DP, DN)의 동작 전원 전압은 전원 전압(VDD) 및 접지 전압(VSS) 사이의 전압으로서 상대적으로 낮은 전압일 수 있다. 그리고, 입력 신호(DP) 및 입력 신호의 반전 신호(DN)는 데이터 신호들로서 서로 차동 신호들 또는 상보적인 신호들이다.
래치부(220)는 낸드형 SR 래치(NAND type SR latch)로서 NAND 게이트들(221, 223)을 포함한다. 래치부(220)는 비교부(210)의 출력 노드들(N3, N4)의 전압들을 래치하여 출력 신호들(Q, QB)을 생성한다.
본 발명의 실시예에 따른 센스 앰프 플립 플롭(200)의 동작을 설명하면 다음과 같다. 클락 신호(CK)가 로우 레벨일 때, 프리차징부의 트랜지스터들(201, 203)이 턴-온(turn-on)된다. 그러면, 제1 출력 노드(N3) 및 제2 출력 노드(N4)의 전압은 하이 레벨로 프리차징되므로, 래치부(220)의 출력 신호들(Q, QB)은 이전의 상태 값을 그대로 유지한다.
한편, 클락 신호(CK)가 로우 레벨에서 하이 레벨로 천이(transition)할 때, 프리차징부의 트랜지스터들(201, 203)은 턴-오프되고, 비교부(210)의 스윙칭 트랜지스터(217)는 턴-온되어 자신의 드레인 전압을 접지 전압 근처로 하강시킨다. 이 때, 비교부(210)의 출력 노드들(N3, N4)의 전압은 입력 신호(DP) 및 반전 신호(DN)의 전압들에 따라 결정된다. 예를 들어, 입력 신호(DP)의 전압이 하이 레벨이고 반전 신호(DN)의 전압이 로우 레벨일 때, 제1 비교 트랜지스터(215)는, 입력 신호(DP)의 전압이 상대적으로 낮더라도 자신의 소스 전압이 접지 전압(VSS) 근처로 하강되므로, 문턱 전압(threshold voltage) 이상이면 턴-온되어 제1 출력 노드(N3)의 전압을 로우 레벨로 방전시킨다.
그와 동시에, 제1 인버터(INV3)의 풀-다운 트랜지스터(212)도, 제2 출력 노드(N4)의 전압이 하이 레벨로 유지되고 있고 자신의 소스 전압이 스윙칭 트랜지스터(217)에 의해 접지 전압(VSS) 근처로 하강하므로, 턴-온되어 제1 출력 노드(N3)의 전압을 로우 레벨로 방전(discharging)시킨다. 한편, 제1 출력 노드(N3)의 전압이 로우 레벨로 되면, 제2 인버터(INV4)의 풀-업 트랜지스터(213)가 턴-온되어 제2 출력 노드(INV4)의 전압은 하이 레벨로 충전된다. 따라서, 상기 충전된(또는, 증폭된) 제2 출력 노드(N4)의 전압에 의해 제1 인버터(INV3)의 풀-다운 트랜지스터(212)가 보다 강력하게 턴-온되어 제1 출력 노드(N3)의 전압을 더욱 더 로우 레벨로 방전시킨다.
즉, 본 발명에 따른 센스 앰프 플립 플롭(200)은 입력 신호(DP)의 동작 전원 전압이 낮더라도 제1 인버터(INV3)의 풀-다운 트랜지스터(212)를 제1 비교 트랜지스터(215)와 거의 동시에 턴-온시킴으로써, 제1 출력 노드(N3)의 전압을 로우 레벨로 빠르게 방전시킬 수 있다. 따라서, 센스 앰프 플립 플롭의 센싱 속도(sensing speed)도 향상될 수 있다.
한편, 입력 신호(DP)가 로우 레벨이고 반전 신호(DN)가 하이 레벨인 경우에 대한 비교부(210)의 동작 설명은, 전술한 입력 신호(DP)가 하이 레벨이고 반전 신호(DN)가 로우 레벨인 경우에 대한 비교부(210)의 동작 설명과 유사하므로, 입력 신호(DP)가 하이 레벨인 경우에 대한 설명이 참조될 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 센스 앰프 플립 플롭은 입력 신호 및 반전 신호가 입력되는 트랜지스터들이 교차 연결된 인버터들의 풀-다운 트랜지스터들에 병렬로 연결됨으로써 상대적으로 낮은 전압의 입력 신호에 의해 동작할 수 있고 빠른 센싱 동작을 수행할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래 기술에 따른 센스 앰프 플립 플롭을 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 센스 앰프 플립 플롭을 나타내는 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
212: 제1 인버터의 풀-다운 트랜지스터
214: 제2 인버터의 풀-다운 트랜지스터
215: 제1 비교 트랜지스터 216: 제2 비교 트랜지스터

Claims (7)

  1. 클락 신호에 응답하여 입력 신호와 상기 입력 신호의 반전 신호를 수신하는 센스 앰프 플립 플롭에 있어서,
    상기 클락 신호에 응답하여, 제1 및 제2 출력 노드들을 소정의 전압으로 프리차징하는 프리차징부;
    상대적으로 낮은 상기 입력 신호와 반전 신호의 동작 전압에 의해 인에이블될 수 있는 비교부로서, 상기 클락 신호에 응답하여 상기 입력 신호와 상기 반전 신호의 전압 차이를 비교하여 상기 제1 및 제2 출력 노드들로 각각 출력하는 상기 비교부; 및
    상기 제1 및 제2 출력 노드들의 전위들을 래치하는 래치부를 구비하는 것을 특징으로 하는 센스 앰프 플립 플롭.
  2. 제1항에 있어서, 상기 비교부는
    상기 프리차징부에 상기 제1 및 제2 출력 노드들을 통해 연결되고 서로의 출력이 서로의 입력으로 교차 연결된 인버터들;
    상기 각각의 인버터들에 포함되는 풀-다운 트랜지스터들에 병렬로 연결되며 상기 입력 신호 및 반전 신호에 의해 각각 제어되는 비교 트랜지스터들; 및
    상기 비교 트랜지스터들과 접지 전압 사이에 연결되고 상기 클락 신호에 의해 제어되는 스윙칭 트랜지스터를 구비하는 것을 특징으로 하는 센스 앰프 플립 플롭.
  3. 제2항에 있어서,
    상기 프리차징부에 의해 프리차징되는 전압은 하이 레벨의 전압인 것을 특징을 하는 센스 앰프 플립 플롭.
  4. 제3항에 있어서,
    상기 비교 트랜지스터들은 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 센스 앰프 플립 플롭.
  5. 클락 신호에 응답하여, 제1 및 제2 출력 노드들을 소정의 전압으로 프리차징하는 프리차징부;
    상기 클락 신호에 응답하여, 수신되는 입력 신호 및 상기 입력 신호의 반전 신호의 전압 차이를 비교하여 상기 제1 및 제2 출력 노드들로 각각 출력하는 비교부; 및
    상기 제1 및 제2 출력 노드들의 전압들을 래치하는 래치부를 구비하며,
    상기 비교부는
    상기 프리차징부에 상기 제1 및 제2 출력 노드들을 통해 연결되는 교차 연결된 인버터들;
    드레인들이 상기 제1 및 제2 출력 노드들에 각각 연결되며 소스들이 상기 각각의 인버터들에 포함되는 풀-다운 트랜지스터들의 소스들에 각각 연결되고, 상기 입력 신호 및 반전 신호에 의해 각각 제어되는 제1 및 제2 비교 트랜지스터들; 및
    상기 제1 및 제2 비교 트랜지스터들의 소스들과 접지 전압 사이에 연결되고 상기 클락 신호에 의해 제어되는 스윙칭 트랜지스터를 포함하는 것을 특징으로 하는 센스 앰프 플립 플롭.
  6. 제5항에 있어서,
    상기 프리차징부에 의해 프리차징되는 전압은 하이 레벨의 전압인 것을 특징을 하는 센스 앰프 플립 플롭.
  7. 제6항에 있어서,
    상기 제1 및 제2 비교 트랜지스터들은 각각 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 센스 앰프 플립 플롭.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100725104B1 (ko) * 2006-06-14 2007-06-04 삼성전자주식회사 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭
KR100735754B1 (ko) * 2006-02-03 2007-07-06 삼성전자주식회사 센스 앰프 플립 플롭
US8294491B2 (en) 2010-05-31 2012-10-23 Electronics And Telecommunications Research Institute High speed flip-flop circuit and configuration method thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735754B1 (ko) * 2006-02-03 2007-07-06 삼성전자주식회사 센스 앰프 플립 플롭
US7479818B2 (en) 2006-02-03 2009-01-20 Samsung Electronics Co., Ltd. Sense amplifier flip flop
KR100725104B1 (ko) * 2006-06-14 2007-06-04 삼성전자주식회사 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭
US8294491B2 (en) 2010-05-31 2012-10-23 Electronics And Telecommunications Research Institute High speed flip-flop circuit and configuration method thereof

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