KR20050037770A - Fin field effect transistors of semiconductor devices and method of the same - Google Patents
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Abstract
반도체 소자의 핀 전계 효과 트랜지스터 및 그 형성 방법을 제공한다. 핀 전계 효과 트랜지스터의 핀은 기판으로 부터 수직으로 연장된 기판 돌출부의 외측벽을 둘러싸며, 기판 돌출부의 상부면에 비하여 수직으로 높게 연장된다. 핀은 에피택시얼 성장 공정으로 형성되어 종래의 포토리소그라피 공정이 요구되지 않는다.A fin field effect transistor of a semiconductor device and a method of forming the same are provided. The fins of the fin field effect transistor surround an outer wall of the substrate protrusion extending vertically from the substrate and extend vertically higher than the upper surface of the substrate protrusion. Fins are formed in an epitaxial growth process so that conventional photolithography processes are not required.
Description
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 핀 전계 효과 트랜지스터 및 그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of forming the same, and more particularly to a fin field effect transistor and a method of forming the same.
일반적으로, 반도체 소자의 전계 효과 트랜지스터(이하, 트랜지스터 라고함)는 반도체기판에 서로 이격되어 형성된 소오스 영역 및 드레인 영역과, 상기 소오스 영역 및 드레인 영역 사이의 채널 영역 상부에 형성된 게이트 전극으로 구성된다. 현재 널리 알려진 트랜지스터는 기판에 평면적으로 형성된 평면 트랜지스터에 해당할 수 있다.In general, a field effect transistor (hereinafter referred to as a transistor) of a semiconductor device is composed of a source region and a drain region formed on a semiconductor substrate spaced apart from each other, and a gate electrode formed on the channel region between the source region and the drain region. Currently known transistors may correspond to planar transistors formed planarly on a substrate.
반도체 소자의 고집적화 경향에 따라, 상기 트랜지스터의 크기가 점점 감소되어 많은 문제점들이 대두되고 있다. 예를 들면, 채널 길이의 감소로, 상기 소오스/드레인 영역들 간의 펀치스루 특성의 열화가 심화되고 있으며, 또한, 상기 게이트 전극의 상기 채널영역에 대한 컨트롤 능력(controllability)이 저하되어 누설전류등이 발생할 수 있다. 이러한 문제점들을 해결하기 위한 방안으로, Chenming Hu등은 미국특허 제6,413,802호에 "기판으로 부터 수직으로 연장된 이중 게이트 채널을 갖는 핀펫(FinFET) 트랜지스터 구조들 및 제조 방법들(FinFET Transistor Structures Having a Double Gate Channel Extending Vertically From a Substrate And Methods of Manufacture)" 이라는 제목으로 핀 전계 효과 트랜지스터를 제안한 바 있다.In accordance with the trend toward higher integration of semiconductor devices, the size of the transistors is gradually reduced, causing many problems. For example, the decrease in the channel length causes the deterioration of the punch-through characteristic between the source / drain regions, and the controllability of the gate electrode in the channel region to be degraded, thereby reducing leakage current. May occur. As a solution to these problems, Chenming Hu et al. Described in US Pat. No. 6,413,802 "FinFET Transistor Structures Having a Double Gate Channel extending vertically from the substrate. Gate Channel Extending Vertically From a Substrate And Methods of Manufacture).
미국특허 제6,413,802에 따르면, 상기 핀 전계 효과 트랜지스터는 기판 상에 서로 이격되어 배치된 실리콘 소오스 영역 및 실리콘 드레인 영역이 실리콘 핀(silicon fin)에 의해 연결되고, 상기 실리콘 핀을 가로지르는 게이트 전극을 포함한다. 상기 실리콘 소오스 영역, 실리콘 드레인 영역 및 실리콘 핀은 상기 기판으로 부터 수직으로 연장되어 있으며, 상기 게이트 전극은 상기 실리콘 핀의 양측면들을 지난다. 상기 핀 전계 효과 트랜지스터의 채널 영역은 상기 게이트 전극 하부의 상기 실리콘 핀의 양측면들에 위치한다. 이로 인하여, 상기 게이트 전극은 상기 채널 영역의 양측에서 컨트롤이 가능하여 상기 게이트 전극의 상기 채널 영역에 대한 컨트롤 능력이 향상된다. 또한, 실리콘 소오스 영역 및 실리콘 드레인 영역도 반도체기판으로 부터 수직으로 연장되어 있음으로, 그들 간의 펀치스루 특성이 개선될 수 있다.According to US Pat. No. 6,413,802, the fin field effect transistor includes a silicon source region and a silicon drain region disposed spaced apart from each other on a substrate by a silicon fin, and include a gate electrode across the silicon fin. do. The silicon source region, the silicon drain region, and the silicon fin extend vertically from the substrate, and the gate electrode passes through both sides of the silicon fin. The channel region of the fin field effect transistor is located at both sides of the silicon fin under the gate electrode. As a result, the gate electrode can be controlled at both sides of the channel region, thereby improving the control ability of the gate electrode with respect to the channel region. In addition, since the silicon source region and the silicon drain region also extend vertically from the semiconductor substrate, the punchthrough characteristics therebetween can be improved.
한편, 미국특허 제6,413,802호는 포토리소그라피 공정을 사용하여 상기 실리콘 소오스 영역, 실리콘 핀 및 실리콘 드레인 영역을 형성하는 방법을 개시하였다. 즉, 포토리소그라피 공정에 의하여 패턴을 정의하는 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 사용하여 하드마스크막과 SOI 기판의 실리콘층을 패터닝하여 상기 실리콘 소오스 영역, 실리콘 핀 및 실리콘 드레인 영역을 형성한다. 하지만, 반도체 소자의 고집적화 경향에 따라, 포토리소그라피 공정이 정의할 수 있는 선폭의 최소치가 점점 한계에 다다르고 있어, 좁은 폭의 실리콘 핀을 정의하기 위한 포토리소그라피 공정을 수행하는 것이 점점 어려워지고 있다. 그 결과, 포토리소그라피 공정의 공정마진이 감소되거나, 패턴 불량등이 유발될 수 있다.US Patent No. 6,413,802 discloses a method of forming the silicon source region, the silicon fin, and the silicon drain region using a photolithography process. That is, a photoresist pattern defining a pattern is formed by a photolithography process, and the silicon layer of the hard mask layer and the SOI substrate is patterned using the photoresist pattern as a mask to form the silicon source region, the silicon fin, and the silicon drain region. do. However, with the trend toward higher integration of semiconductor devices, the minimum value of the line width that can be defined by the photolithography process is approaching a limit, and it is increasingly difficult to perform the photolithography process to define a narrow silicon fin. As a result, the process margin of the photolithography process may be reduced, or a pattern defect may be caused.
또한, 상기 실리콘 핀의 크기도 점점 감소하고 있음으로, 상기 핀 전계 효과 트랜지스터의 채널 폭도 점점 감소되고 있다. 이로써, 상기 핀 전계 효과 트랜지스터의 턴온 전류의 감소로 반도체 소자의 동작속도가 저하될 수 있다.In addition, as the size of the silicon fin is gradually decreasing, the channel width of the fin field effect transistor is also gradually decreasing. As a result, the operating speed of the semiconductor device may be reduced by reducing the turn-on current of the fin field effect transistor.
본 발명이 이루고자 하는 기술적 과제는 핀을 매우 용이하게 형성할 수 있는 핀 전계 효과 트랜지스터 및 그 형성 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a fin field effect transistor and a method of forming the fin, which can form a fin very easily.
본 발명이 이루고자 하는 다른 기술적 과제는 턴온 전류를 증가시켜 반도체 소자의 동작속도를 향상시킬 수 있는 핀 전계 효과 트랜지스터 및 그 형성 방법을 제공하는데 있다.Another object of the present invention is to provide a fin field effect transistor and a method for forming the same, which can improve the operating speed of a semiconductor device by increasing turn-on current.
상술한 기술적 과제 및 다른 기술적 과제를 해결하기 위한 반도체 소자의 핀 전계 효과 트랜지스터를 제공한다. 본 발명의 실시예에 따른 핀 전계 효과 트랜지스터는 기판으로 부터 수직으로 연장된 기판 돌출부와, 상기 기판 돌출부의 외측벽을 둘러싸되, 상기 기판 돌출부의 상부면에 비하여 수직으로 높게 연장된 핀을 포함한다. 게이트 절연막을 사이에 두고 적어도 상기 핀의 일벽을 가로지르되, 상기 핀의 상부 내외측면들을 지나는 게이트 전극이 배치된다.Provided are a fin field effect transistor of a semiconductor device for solving the above technical problem and other technical problem. The fin field effect transistor according to the exemplary embodiment of the present invention includes a substrate protrusion extending vertically from the substrate, and a fin that surrounds an outer wall of the substrate protrusion and extends vertically higher than an upper surface of the substrate protrusion. A gate electrode intersecting at least one wall of the fin with a gate insulating layer interposed therebetween, and passing through the upper, inner and outer surfaces of the fin.
구체적으로, 상기 핀의 일부분은 전형적인 실리콘의 격자 폭에 비하여 넓은 격자폭을 갖는 팽창된 실리콘(strained silicon)으로 형성되는 것이 바람직하다. 상기 핀의 상기 팽창된 실리콘으로 형성된 부분은 상기 기판 돌출부에 비하여 높게 위치하는 것이 바람직하다. 상기 기판 상에 배치되되, 상기 핀의 상부면에 비하여 낮은 상부면을 갖으며 상기 핀의 하부(bottom portion)의 외측벽을 둘러싸는 제1 절연막과, 적어도 상기 기판 돌출부의 상부면 상에 배치된 제2 절연막을 더 포함할 수 있다. 상기 제2 절연막의 상부면은 상기 핀의 상부면에 비하여 낮다. 상기 게이트 전극의 일부는 상기 제1 절연막 상부로 연장되고, 상기 게이트 전극의 다른 부분은 상기 제2 절연막의 상부로 연장될 수 있다. 상기 게이트 전극은 상기 핀의 서로 마주보는 한 쌍의 벽들을 동시에 가로지를 수 있다.Specifically, it is preferable that a portion of the fin is formed of strained silicon having a wider lattice width than the lattice width of typical silicon. The portion formed of the expanded silicon of the fin is preferably positioned higher than the substrate protrusion. A first insulating film disposed on the substrate, the first insulating film having a lower upper surface than the upper surface of the fin and surrounding the outer wall of the bottom portion of the fin, and at least on the upper surface of the substrate protrusion; 2 may further include an insulating film. The upper surface of the second insulating film is lower than the upper surface of the fin. A portion of the gate electrode may extend over the first insulating layer, and another portion of the gate electrode may extend over the second insulating layer. The gate electrode may simultaneously cross a pair of facing walls of the fin.
상술한 기술적 과제 및 다른 기술적 과제를 해결하기 위한 핀 전계 효과 트랜지스터의 형성 방법을 제공한다. 본 발명의 실시예에 따른 핀 전계 효과 트랜지스터의 형성 방법은 기판 상에 반도체층을 형성하는 단계를 포함한다. 상기 반도체층의 소정영역 상에 하드마스크 패턴을 형성하고, 상기 하드마스크 패턴을 마스크로 사용하여 상기 반도체층 및 기판을 연속적으로 식각하여 차례로 적층된 기판 돌출부 및 반도체 패턴을 형성한다. 에피택시얼 성장 공정으로 상기 기판 돌출부 및 반도체 패턴의 외측벽을 둘러싸는 핀을 형성하고, 상기 하드마스크 패턴 및 반도체 패턴을 선택적으로 제거한다. 상기 기판 전면에 게이트 절연막을 형성하고, 적어도 상기 핀의 일벽을 가로지르되, 상기 핀 상부(upper portion)의 외내측면들을 지나는 게이트 전극을 형성한다.Provided are a method of forming a fin field effect transistor to solve the above technical problem and other technical problems. A method of forming a fin field effect transistor according to an embodiment of the present invention includes forming a semiconductor layer on a substrate. A hard mask pattern is formed on a predetermined region of the semiconductor layer, and the semiconductor protrusion and the semiconductor pattern are sequentially formed by sequentially etching the semiconductor layer and the substrate by using the hard mask pattern as a mask. An epitaxial growth process forms fins surrounding the substrate protrusion and the outer wall of the semiconductor pattern, and selectively removes the hard mask pattern and the semiconductor pattern. A gate insulating film is formed on the entire surface of the substrate, and a gate electrode is formed to cross at least one wall of the fin and pass through the outer and inner surfaces of the upper portion of the fin.
구체적으로, 상기 반도체층은 상기 기판에 대하여 식각선택비를 갖고, 상기 반도체층은 전형적인 실리콘의 격자폭에 비하여 넓은 격자폭을 갖는 것이 바람직하다. 상기 기판은 실리콘 기판이고, 상기 반도체층은 실리콘-게르마늄층으로 형성되며, 상기 핀의 일부분은 전형적인 실리콘의 격자 폭에 비하여 넓은 격자폭을 갖는 팽창된 실리콘(strained silicon)으로 형성될 수 있다. 이 경우에, 상기 반도체층을 형성하는 단계는 상기 기판 상에 게르마늄 소스 가스의 농도를 점진적으로 증가시키는 에피택시얼 성장 공정을 수행하여 그레이디드(graded) 실리콘-게르마늄층을 형성하는 단계 및, 상기 그레이디드 실리콘-게르마늄층 상에 일정한 게르마늄 소스 가스의 농도를 사용하는 에피택시얼 성장 공정을 수행하여 완화된(relaxed) 실리콘-게르마늄층을 형성하는 단계를 포함할 수 있다. 상기 그레이디드 및 완화된 실리콘-게르마늄층들은 상기 반도체층을 구성하고, 상기 완화된 실리콘-게르마늄층의 게르마늄 농도는 상기 그레이디드 실리콘-게르마늄층의 최대 게르마늄 농도와 동일한 것이 바람직하다. 상기 핀 전계 효과 트랜지스터의 형성 방법은 상기 게이트 절연막을 형성하기 전에, 상기 하드마스크 패턴, 반도체 패턴 및 기판의 돌출부를 갖는 기판 전면에 제1 절연막을 형성하는 단계, 상기 제1 절연막 및 하드마스크 패턴을 상기 반도체 패턴 노출될때까지 평탄화시키어 상기 하드마스크 패턴을 제거하는 단계, 상기 평탄화된 제1 절연막을 리세스하는 단계, 상기 노출된 반도체 패턴을 제거하여 상기 기판 돌출부를 노출시키는 단계, 상기 기판 전면에 제2 절연막을 형성하는 단계, 및 상기 제2 절연막을 상기 핀의 최상부면에 비하여 낮게 리세스하는 단계를 더 포함할 수 있다. 상기 리세스된 제2 절연막은 적어도 상기 기판 돌출부 상에 형성되는 것이 바람직하다.Specifically, it is preferable that the semiconductor layer has an etching selectivity with respect to the substrate, and the semiconductor layer has a wider lattice width than that of typical silicon. The substrate is a silicon substrate, the semiconductor layer is formed of a silicon-germanium layer, and a portion of the fin may be formed of expanded silicon having a lattice width wider than that of a typical silicon. In this case, the forming of the semiconductor layer may include forming a graded silicon-germanium layer by performing an epitaxial growth process for gradually increasing the concentration of germanium source gas on the substrate; And performing a epitaxial growth process using a constant germanium source gas concentration on the graded silicon-germanium layer to form a relaxed silicon-germanium layer. The graded and relaxed silicon-germanium layers constitute the semiconductor layer, and the germanium concentration of the relaxed silicon-germanium layer is preferably equal to the maximum germanium concentration of the graded silicon-germanium layer. The method of forming the fin field effect transistor may include forming a first insulating film on the entire surface of the substrate having the hard mask pattern, the semiconductor pattern, and the protrusion of the substrate before forming the gate insulating film, and forming the first insulating film and the hard mask pattern. Removing the hard mask pattern by planarizing the semiconductor pattern until the semiconductor pattern is exposed; recessing the planarized first insulating layer; removing the exposed semiconductor pattern to expose the substrate protrusion; The method may further include forming an insulating film, and recessing the second insulating film lower than the uppermost surface of the fin. Preferably, the recessed second insulating layer is formed on at least the substrate protrusion.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Portions denoted by like reference numerals denote like elements throughout the specification.
도 1은 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이고, 도 2는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.1 is a perspective view illustrating a fin field effect transistor according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1.
도 1 및 도 2를 참조하면, 반도체기판(100, 이하 기판이라고 함)으로 부터 수직으로 연장된 기판 돌출부(100a)가 배치된다. 상기 기판(100)은 실리콘 기판인 것이 바람직하다.1 and 2, a substrate protrusion 100a extending vertically from a semiconductor substrate 100 (hereinafter, referred to as a substrate) is disposed. The substrate 100 is preferably a silicon substrate.
상기 기판 돌출부(100a)의 외측벽을 둘러싸는 핀(110)이 배치된다. 상기 핀(110)은 상기 기판 돌출부(100a)의 상부면에 비하여 수직으로 높게 연장된다. 즉, 상기 핀(110)은 내부가 빈 기둥 형상으로서, 상기 빈 내부 중 하부에 상기 기판 돌출부(100a)가 배치된다. 상기 핀(110)을 도 1의 A 방향에서 볼 경우, 상기 핀(110)은 다각형 형상 또는 폐곡선 형상일 수 있다. 도 1의 사시도에는, 사각형 형상으로 도시되어 있다. 상기 핀(110)은 그것의 하부 외측벽으로 부터 연장되 상기 기판(100)을 덮는 부분을 가질 수 있다.The fin 110 surrounding the outer wall of the substrate protrusion 100a is disposed. The pin 110 extends vertically higher than the upper surface of the substrate protrusion 100a. That is, the pin 110 has a hollow pillar shape, and the substrate protrusion 100a is disposed at a lower portion of the bin. When the pin 110 is viewed in the direction A of FIG. 1, the pin 110 may have a polygonal shape or a closed curve shape. In the perspective view of FIG. 1, it is shown in a rectangular shape. The pin 110 may have a portion extending from its lower outer wall to cover the substrate 100.
상기 핀(110)의 일부분은 전형적인 실리콘의 격자폭에 비하여 넓은 격자폭을 갖는 팽창된 실리콘(strained silicon)으로 형성되는 것이 바람직하다. 상기 핀(110)의 팽창된 실리콘으로 형성된 부분은 상기 기판 돌출부(100a)에 비하여 높게 위치하는 것이 바람직하다. 상기 핀(110)은 3부분으로 나누어질 수 있다. 즉, 상기 핀(110)은 전형적인 실리콘으로 이루어진 제1 부분(109a), 점진적으로 팽창된 실리콘(gradually strained silicon)으로 이루어진 제2 부분(109b) 및 균일하게 팽창된 실리콘(uniformly strained silicon)으로 이루어진 제3 부분(109c)로 구성될 수 있다. 상기 제1 부분(109a)은 전형적인 실리콘의 격자폭을 가지며, 상기 제2 부분(109b)은 그것의 하부면으로 부터 상부면으로 높아짐에 따라, 격자폭이 점진적으로 팽창되고, 상기 제3 부분(109c)은 막 전체에 걸쳐 균일한 격자폭으로 팽창되어 있다. 상기 제3 부분(109c)의 팽창된 격자폭은 상기 제2 부분(109b)의 최대 격자폭과 동일한 것이 바람직하다. 상기 제1 부분(109a)은 상기 기판 돌출부(100a)의 측벽을 둘러싸고, 상기 제2 및 제3 부분들(109b,109c)은 상기 기판 돌출부(100a)의 상부면에 비하여 수직으로 높게 연장되어 있다. 상기 제2 및 제3 부분들(109b,109c)은 도 1에 도시된 y축 및 z축 방향들과 평행한 격자 폭들이 팽창될 수 있다.A portion of the fin 110 is preferably formed of strained silicon having a wider lattice width than the lattice width of a typical silicon. A portion formed of the expanded silicon of the fin 110 is preferably positioned higher than the substrate protrusion 100a. The pin 110 may be divided into three parts. In other words, the fin 110 is formed of a first portion 109a made of typical silicon, a second portion 109b made of progressively strained silicon, and uniformly strained silicon. It may be composed of the third portion 109c. The first portion 109a has a lattice width of typical silicon, and as the second portion 109b rises from its lower surface to its upper surface, the lattice width gradually expands, and the third portion ( 109c) is expanded with a uniform lattice width throughout the film. Preferably, the expanded lattice width of the third portion 109c is equal to the maximum lattice width of the second portion 109b. The first portion 109a surrounds the sidewall of the substrate protrusion 100a, and the second and third portions 109b and 109c extend vertically higher than the upper surface of the substrate protrusion 100a. . The second and third portions 109b and 109c may have grating widths parallel to the y-axis and z-axis directions shown in FIG. 1.
상기 기판(100)의 전면에 제1 절연막(112')이 배치된다. 상기 제1 절연막(112')의 상부면은 상기 핀(110)의 상부면에 비하여 낮다. 상기 제1 절연막(112')은 상기 핀(110)의 하부(bottom portion)의 외측벽을 둘러싼다. 상기 제1 절연막(112')은 상기 기판(100)을 덮는 상기 핀(110)의 연장된 부분 상에 배치된다. 상기 제1 절연막(112')은 실리콘 산화막으로 이루어질 수 있다.The first insulating layer 112 ′ is disposed on the entire surface of the substrate 100. An upper surface of the first insulating layer 112 ′ is lower than an upper surface of the fin 110. The first insulating layer 112 ′ surrounds an outer wall of a bottom portion of the fin 110. The first insulating layer 112 ′ is disposed on an extended portion of the fin 110 covering the substrate 100. The first insulating layer 112 ′ may be formed of a silicon oxide layer.
적어도 상기 기판 돌출부(100a)의 상부면에 제2 절연막(114')이 배치된다. 상기 제2 절연막(114')의 상부면은 상기 핀(110)의 상부면에 비하여 낮다. 즉, 상기 제2 절연막(114')은 상기 핀(110)의 빈 내부의 일부를 채운다. 도시하지 않았지만, 상기 제1 절연막(112') 상에 상기 제2 절연막(114')의 일부분이 배치될 수도 있다. 상기 제2 절연막(114')은 실리콘 산화막으로 이루어질 수 있다.The second insulating layer 114 ′ is disposed on at least an upper surface of the substrate protrusion 100a. An upper surface of the second insulating layer 114 ′ is lower than an upper surface of the fin 110. That is, the second insulating layer 114 ′ fills a part of the inside of the bin 110 of the fin 110. Although not shown, a portion of the second insulating layer 114 ′ may be disposed on the first insulating layer 112 ′. The second insulating layer 114 ′ may be formed of a silicon oxide layer.
상기 제1 및 제2 절연막들(112',114')의 위로 돌출된 상기 핀(110)의 서로 마주 보는 한 쌍의 벽들을 동시에 가로지르는 게이트 전극(120)이 배치된다. 상기 게이트 전극(120)과 상기 핀(110) 사이에 게이트 절연막(116)이 개재된다. 상기 게이트 전극(120)은 상기 핀(110)의 내측면 및 외측면 상부(over)를 지난다. 상기 게이트 전극(120)은 도전막인 도핑된 폴리실리콘, 폴리사이드 또는 도전성 금속함유 물질로 이루어질 수 있다. 상기 게이트 절연막(116)은 실리콘 산화막, 특히, 열산화막으로 이루어질 수 있다. 상기 게이트 전극(120)의 일부분은 상기 제1 절연막(112') 상부로 연장되며, 상기 게이트 전극(120)의 다른 부분은 상기 제2 절연막(112')의 상부로 연장된다. 상기 제1 및 제2 절연막(112',114')은 서로 이웃하는 핀 전계 효과 트랜지스터을 격리시키는 소자분리막에 해당한다.A gate electrode 120 is disposed to simultaneously cross a pair of mutually facing walls of the fin 110 protruding above the first and second insulating layers 112 ′ and 114 ′. A gate insulating layer 116 is interposed between the gate electrode 120 and the fin 110. The gate electrode 120 passes over the inner side and the outer side of the fin 110. The gate electrode 120 may be made of a doped polysilicon, polyside, or a conductive metal-containing material, which is a conductive film. The gate insulating layer 116 may be formed of a silicon oxide layer, in particular, a thermal oxide layer. A portion of the gate electrode 120 extends over the first insulating layer 112 ′, and another portion of the gate electrode 120 extends over the second insulating layer 112 ′. The first and second insulating layers 112 ′ and 114 ′ correspond to device isolation layers that isolate adjacent fin field effect transistors.
상기 게이트 전극(120) 양측의 상기 핀(110)에 불순물확산층(122)이 배치된다. 상기 불순물확산층(122)은 소오스/드레인 영역들에 해당하고, 상기 게이트 전극(120) 하부의 상기 핀(110)은 채널 영역에 해당한다. 상기 채널 영역은 상기 제3 부분(109c)의 일부분으로 이루어질 수 있다. 이에 더하여, 상기 채널 영역은 상기 제3 부분(109c) 및 상기 제2 부분(109b)의 일부분으로 이루어질 수도 있다.An impurity diffusion layer 122 is disposed in the fin 110 on both sides of the gate electrode 120. The impurity diffusion layer 122 corresponds to source / drain regions, and the fin 110 under the gate electrode 120 corresponds to a channel region. The channel region may be part of the third portion 109c. In addition, the channel region may be formed as a portion of the third portion 109c and the second portion 109b.
상술한 구조의 핀 전계 효과 트랜지스터에 있어서, 상기 채널 영역은 전형적인 실리콘의 격자폭에 비하여 넓은 격자폭을 갖는 팽창된 실리콘으로 형성되어 있다. 이에 따라, 상기 채널 영역 내의 캐리어들의 평균 자유 경로(mean free path)가 종래에 비하여 길다. 그 결과, 상기 핀 전계 효과 트랜지스터의 턴온 전류가 증가되어 반도체 소자의 동작 속도가 향상된다. 더욱이, 도 1에는, 상기 게이트 전극(120)은 상기 핀(110)의 한 쌍의 벽들을 가로지르므로, 상기 핀 전계 효과 트랜지스터는 한 쌍의 채널 영역들을 가질 수 있다. 이로써, 상기 핀 전계 효과 트랜지스터의 턴온 전류는 더욱 증가될 수 있다. In the fin field effect transistor of the above-described structure, the channel region is formed of expanded silicon having a lattice width wider than that of typical silicon. Accordingly, the mean free path of carriers in the channel region is longer than in the related art. As a result, the turn-on current of the fin field effect transistor is increased to increase the operating speed of the semiconductor device. Further, in FIG. 1, the gate electrode 120 crosses a pair of walls of the fin 110, so that the fin field effect transistor may have a pair of channel regions. As a result, the turn-on current of the fin field effect transistor may be further increased.
본 발명의 다른 실시예에 따른 핀 전계 효과 트랜지스터를 도 3 및 도 4를 참조하여 설명한다. 다른 실시예에 따른 핀 전계 효과 트랜지스터는 상술한 일 실시예와 유사하다. 따라서, 동일한 구성요소는 동일한 참조부호를 사용한다.A pin field effect transistor according to another embodiment of the present invention will be described with reference to FIGS. 3 and 4. The fin field effect transistor according to another embodiment is similar to the above-described embodiment. Therefore, the same components use the same reference numerals.
도 3은 본 발명의 다른 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이고, 도 4는 도 3의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.3 is a perspective view illustrating a fin field effect transistor according to another exemplary embodiment of the present invention, and FIG. 4 is a cross-sectional view taken along line II-II 'of FIG. 3.
도 3 및 도 4를 참조하면, 핀 전계 효과 트랜지스터의 게이트 전극(120')은 핀(110')의 일벽을 가로지른다. 이를 위하여, 기판 돌출부(100a')의 상부면은 상술한 일 실시예에 비하여 월등히 넓다. 이로써, 상기 기판 돌출부(100a')의 측벽을 둘러싸는 상기 핀(110')의 벽들간의 거리가 멀어진다. 상기 핀(110')의 일부분은 전형적인 실리콘의 격자폭에 비하여 넓은 격자폭을 갖는 팽창된 실리콘으로 형성된다. 상기 핀(110')은 상술한 일 실시예와 같이, 3 부분으로 구분될 수 있다. 상기 게이트 전극(120') 양측의 상기 핀(110')에 각각 불순물 확산층(122')이 배치된다. 상기 불순물확산층들(122')은 각각 소오스/드레인 영역들에 해당함으로, 서로 전기적으로 절연될 수 있다.3 and 4, the gate electrode 120 ′ of the fin field effect transistor crosses one wall of the fin 110 ′. To this end, the upper surface of the substrate protrusion 100a 'is significantly wider than in the above-described embodiment. As a result, the distance between the walls of the fin 110 ′ surrounding the sidewall of the substrate protrusion 100a ′ is increased. A portion of the fin 110 'is formed of expanded silicon having a wider lattice width than the lattice width of a typical silicon. The pin 110 ′ may be divided into three parts, as described above. Impurity diffusion layers 122 ′ are disposed in the fins 110 ′ on both sides of the gate electrode 120 ′. The impurity diffusion layers 122 ′ correspond to source / drain regions, respectively, and may be electrically insulated from each other.
상기 핀(110')에는 상기 게이트 전극(120') 이외의 다른 게이트 전극들(미도시함)이 가로 지를수도 있다. 즉, 요구되는 회로에 의해 여러개의 트랜지스터들이 조합될 경우, 상기 핀(110')를 이용하여 고집적화시킬 수 있다. 예를 들면, 상기 핀(110')을 사용하여 에스램 기억 셀의 드라이버 트랜지스터들 및 억세스 트랜지스터들을 구성할 수 있다. 이 경우, 상기 핀(110')으로 인하여, 드라이버 및 억세스 트랜지스터들의 턴온 전류가 증가되어 에스램 기억 셀의 동작 속도가 증가될 수 있다.Other gate electrodes (not shown) other than the gate electrode 120 'may cross the fin 110'. That is, when a plurality of transistors are combined by the required circuit, the transistor 110 may be highly integrated using the pin 110 '. For example, the pin 110 ′ may be used to configure driver transistors and access transistors of an SRAM memory cell. In this case, due to the pin 110 ′, the turn-on current of the driver and the access transistors may be increased to increase the operating speed of the SRAM memory cell.
다음으로, 본 발명의 실시예에 따른 핀 전계 효과 트랜지스터의 형성방법을 설명한다.Next, a method of forming a fin field effect transistor according to an embodiment of the present invention will be described.
도 5 내지 도 10은 도 1에 도시된 핀 전계 효과 트랜지스터의 형성 방법을 설명하기 위하여 Ⅰ-Ⅰ'을 따라 취해진 공정단면도들이다.5 through 10 are process cross-sectional views taken along the line II ′ of the present invention to explain a method of forming the fin field effect transistor shown in FIG. 1.
도 5를 참조하면, 기판(100) 상에 반도체층(105)을 형성한다. 상기 기판(100)은 실리콘 기판인 것이 바람직하다. 상기 반도체층(105)은 상기 기판(100)에 대하여 식각선택비를 갖는 것이 바람직하다. 또한, 상기 반도체층(105)은 전형적인 실리콘의 격자폭에 비하여 넓은 격자폭을 갖는 반도체로 형성하는 것이 바람직하다.Referring to FIG. 5, the semiconductor layer 105 is formed on the substrate 100. The substrate 100 is preferably a silicon substrate. The semiconductor layer 105 preferably has an etching selectivity with respect to the substrate 100. In addition, the semiconductor layer 105 is preferably formed of a semiconductor having a wider lattice width than that of typical silicon.
상기 기판(100)이 실리콘 기판일 경우, 상기 반도체층(105)은 실리콘-게르마늄층으로 형성하는 것이 바람직하다. 실리콘-게르마늄층은 실리콘에 비하여 식각선택비를 가지며, 실리콘 원자에 비하여 큰 게르마늄 원자들이 포함됨으로써, 그것의 격자폭은 전형적인 실리콘의 격자폭에 비하여 넓다. 상기 반도체층(105)을 실리콘-게르마늄층으로 형성할 경우에, 상기 반도체층(105)은 차례로 적층된 그레이디드(graded) 실리콘-게르마늄층(102) 및 완화된(relaxed) 실리콘-게르마늄층(104)으로 구성되는 것이 바람직하다.When the substrate 100 is a silicon substrate, the semiconductor layer 105 is preferably formed of a silicon-germanium layer. The silicon-germanium layer has an etch selectivity compared to silicon, and includes larger germanium atoms than silicon atoms, so that its lattice width is wider than that of typical silicon. When the semiconductor layer 105 is formed of a silicon-germanium layer, the semiconductor layer 105 is a graded silicon-germanium layer 102 and a relaxed silicon-germanium layer (sequentially stacked) 104).
상기 그레이디드 실리콘-게르마늄층(102) 및 완화된 실리콘-게르마늄층(104)을 형성하는 방법을 설명한다. 먼저, 실리콘 기판인 상기 기판(100) 상에 제1 에피택시얼 성장 공정을 수행하여 그레이디드 실리콘-게르마늄층(102)을 형성한다. 상기 제1 에피택시얼 성장 공정은 실리콘 소스 가스와 게르마늄 소스 가스를 사용한다. 이때, 상기 제1 에피택시얼 성장 공정은 실리콘 소스 가스의 농도를 점진적으로 증가시킨다. 이로 인하여, 상기 그레이디드 실리콘-게르마늄층(102)은 하부면으로 부터 상부면으로 높아질수록 게르마늄 농도가 점진적으로 증가한다. 그 결과, 상기 그레이디드 실리콘-게르마늄층(102)의 격자폭은 하부면으로부터 상부면으로 높아질수록 넓어진다.A method of forming the graded silicon-germanium layer 102 and the relaxed silicon-germanium layer 104 is described. First, a graded silicon-germanium layer 102 is formed on the substrate 100, which is a silicon substrate, by performing a first epitaxial growth process. The first epitaxial growth process uses a silicon source gas and a germanium source gas. In this case, the first epitaxial growth process gradually increases the concentration of the silicon source gas. For this reason, as the graded silicon-germanium layer 102 becomes higher from the lower surface to the upper surface, the germanium concentration gradually increases. As a result, the lattice width of the graded silicon-germanium layer 102 becomes wider from the lower surface to the upper surface.
이어서, 실리콘 소스 가스 및 게르마늄 소스 가스의 농도를 일정하게 유지하는 제2 에피택시얼 성장 공정을 수행하여 상기 그레이디드 실리콘-게르마늄층(102) 상에 완화된 실리콘-게르마늄층(104)을 형성한다. 이때, 상기 제2 에피택시얼 성장 공정에 사용되는 게르마늄 소스 가스의 농도는 상기 제1 에피택시얼 성장 공정에 사용되는 게르마늄 소스 가스의 최대 농도와 동일한 것이 바람직하다. 이로써, 상기 완화된 실리콘-게르마늄층(104)은 막 전체에 걸쳐 균일한 게르마늄 농도를 가지게 되어 막 전체에 걸쳐 균일한 격자폭을 갖는다. 상기 완화된 실리콘-게르마늄층(104)의 게르마늄 농도는 상기 그레이디드 실리콘-게르마늄층(104)의 최대 게르마늄 농도와 동일하다.A second epitaxial growth process is then performed to keep the concentration of the silicon source gas and the germanium source gas constant to form a relaxed silicon-germanium layer 104 on the graded silicon-germanium layer 102. . At this time, the concentration of the germanium source gas used in the second epitaxial growth process is preferably the same as the maximum concentration of the germanium source gas used in the first epitaxial growth process. As such, the relaxed silicon-germanium layer 104 has a uniform germanium concentration throughout the film, resulting in a uniform lattice width throughout the film. The germanium concentration of the relaxed silicon-germanium layer 104 is equal to the maximum germanium concentration of the graded silicon-germanium layer 104.
상기 그레이디드 실리콘-게르마늄층(102)은 상기 완화된 실리콘-게르마늄층(104)과 상기 기판(100) 간의 격자폭의 차이로 야기되는 스트레스(ex, 장력 스트레스)를 완충시킨다.The graded silicon-germanium layer 102 buffers stress (ex, tensile stress) caused by the difference in lattice width between the relaxed silicon-germanium layer 104 and the substrate 100.
상기 반도체층(105) 상의 소정영역에 하드마스크 패턴(107)을 형성한다. 상기 하드마스크 패턴(107)은 상기 반도체층(105) 및 기판(100)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 예컨대, 상기 하드마스크 패턴(107)은 실리콘 질화막으로 형성할 수 있다.The hard mask pattern 107 is formed in a predetermined region on the semiconductor layer 105. The hard mask pattern 107 may be formed of a material having an etch selectivity with respect to the semiconductor layer 105 and the substrate 100. For example, the hard mask pattern 107 may be formed of a silicon nitride film.
도 6, 도 7 및 도 8을 참조하면, 상기 하드마스크 패턴(107)을 마스크로 사용하여 상기 반도체층(105) 및 기판(100)을 연속적으로 식각하여 차례로 적층된 기판 돌출부(100a) 및 반도체 패턴(105a)을 형성한다. 상기 반도체 패턴(105a)은 차례로 적층된 그레이디드 실리콘-게르마늄 패턴(102a) 및 완화된 실리콘-게르마늄 패턴(104a)으로 구성될 수 있다. 상기 기판 돌출부(100a)는 상기 기판(100)의 일부분이다.6, 7, and 8, the substrate protrusion 100a and the semiconductor sequentially stacked by sequentially etching the semiconductor layer 105 and the substrate 100 using the hard mask pattern 107 as a mask. The pattern 105a is formed. The semiconductor pattern 105a may include a graded silicon-germanium pattern 102a and a relaxed silicon-germanium pattern 104a that are sequentially stacked. The substrate protrusion 100a is a part of the substrate 100.
상기 기판 돌출부(100a), 반도체 패턴(105a) 및 하드마스크 패턴(107)을 갖는 기판(100) 전면에 실리콘 소스 가스를 사용하는 제3 에피택시얼 성장 공정을 수행하여 핀(110)을 형성한다. 상기 핀(110)은 상 기판 돌출부(100a) 및 반도체 패턴(105a)의 측벽들을 둘러싸는 형태로 형성된다. 상기 반도체 패턴(105a)의 상부면은 상기 하드마스크 패턴(107)으로 보호됨으로써, 상기 제3 에피택시얼 성장 공정에 의한 물질이 형성되지 않는다. 상기 기판 돌출부(100a) 옆의 상기 기판(100)은 노출되어 있음으로, 상기 제3 에피택시얼 성장 공정에 의한 실리콘층이 형성될 수 있다.A fin 110 is formed by performing a third epitaxial growth process using a silicon source gas on the entire surface of the substrate 100 having the substrate protrusion 100a, the semiconductor pattern 105a, and the hard mask pattern 107. . The fin 110 is formed to surround sidewalls of the upper substrate protrusion 100a and the semiconductor pattern 105a. The upper surface of the semiconductor pattern 105a is protected by the hard mask pattern 107, so that a material by the third epitaxial growth process is not formed. Since the substrate 100 next to the substrate protrusion 100a is exposed, a silicon layer by the third epitaxial growth process may be formed.
상기 핀(110)은 상기 제3 에피택시얼 성장 공정을 수행하여 형성된다. 즉, 상기 핀(110)을 형성하는데 있어서, 종래의 포토리소그라피 공정이 수행되지 않는다. 따라서, 상기 핀(110)의 폭은 포토리소그라피 공정이 정의할수 있는 최소 선폭보다 작게 형성할 수 있다. 결과적으로, 종래의 포토리소그라피 공정의 한계로 야기되는 문제점들을 방지할 수 있으며, 본 발명에 따른 핀 전계 효과 트랜지스터는 고집적화에 적합하다.The fin 110 is formed by performing the third epitaxial growth process. That is, in forming the fin 110, a conventional photolithography process is not performed. Accordingly, the width of the fin 110 may be smaller than the minimum line width that can be defined by the photolithography process. As a result, the problems caused by the limitations of the conventional photolithography process can be avoided, and the fin field effect transistor according to the present invention is suitable for high integration.
상기 핀(110)은 3부분으로 구분될 수 있다. 다시 말해서, 상기 핀(110)은 기판 돌출부(100a)의 측벽에 형성된 제1 부분(109a), 상기 그레이디드 실리콘-게르마늄 패턴(102a)의 측벽에 형성된 제2 부분(109b) 및 상기 완화된 실리콘-게르마늄 패턴(104a)의 측벽에 형성된 제3 부분(109c)으로 구분된다. 상기 제1 부분(109a)은 상기 기판(100)의 표면 상에 형성된 연장된 부분을 가질 수 있다. 상기 핀(110)은 상기 제3 에피택시얼 성장 공정에 의해 형성됨으로써, 상기 제1 부분(109a)은 상기 기판 돌출부(100a)와 동일한 격자폭을 갖고, 상기 제2 부분(109b)은 상기 그레이디드 실리콘-게르마늄 패턴(102a)과 동일한 격자폭을 가지며, 상기 제3 부분(109c)은 상기 완화된 실리콘-게르마늄 패턴(104a)의 격자폭을 가지게 된다. 그 결과, 상기 제1 부분(109a)은 전형적인 실리콘의 격자폭들을 가지며, 상기 제2 부분(109b)은 점진적으로 팽창된 격자폭들을 가지며, 상기 제3 부분(109c)은 막 전체에 걸쳐 균일하게 팽창된 격자폭들을 갖는다. 이때, 상기 제1, 제2 및 제3 부분들(109a,109b,109c)의 격자폭들 중 도 1의 x축 방향과 평행한 격자폭들은 전형적인 실리콘의 격자폭일 수 있다.The pin 110 may be divided into three parts. In other words, the fin 110 includes a first portion 109a formed on the sidewall of the substrate protrusion 100a, a second portion 109b formed on the sidewall of the graded silicon-germanium pattern 102a, and the relaxed silicon. A third portion 109c formed on the sidewall of the germanium pattern 104a. The first portion 109a may have an extended portion formed on the surface of the substrate 100. The fin 110 is formed by the third epitaxial growth process, so that the first portion 109a has the same lattice width as the substrate protrusion 100a, and the second portion 109b is the gray The third lattice 109c has the same lattice width as the diated silicon-germanium pattern 102a, and the third portion 109c has the lattice width of the relaxed silicon-germanium pattern 104a. As a result, the first portion 109a has lattice widths of typical silicon, the second portion 109b has gradually expanded lattice widths, and the third portion 109c is uniform throughout the film. Have expanded grid widths. At this time, among the lattice widths of the first, second and third portions 109a, 109b and 109c, the lattice widths parallel to the x-axis direction of FIG. 1 may be the lattice widths of typical silicon.
상기 핀(110)을 갖는 기판 전면 상에 제1 절연막(112)을 형성한다. 상기 제1 절연막(112)은 실리콘 산화막으로 형성될 수 있다. 상기 제1 절연막(112) 및 상기 하드마스크 패턴(107)을 상기 반도체 패턴(105a)의 상부면이 노출될때까지 평탄화시키어 상기 하드마스크 패턴(107)을 제거한다. The first insulating layer 112 is formed on the entire surface of the substrate having the fins 110. The first insulating layer 112 may be formed of a silicon oxide layer. The hard mask pattern 107 is removed by planarizing the first insulating layer 112 and the hard mask pattern 107 until the upper surface of the semiconductor pattern 105a is exposed.
이어서, 상기 평탄화된 제1 절연막(112)을 선택적으로 리세스하여 상기 핀(110)의 상부 외측벽을 노출시킨다. 이로써, 상기 리세스된 제1 절연막(112')은 상기 핀(110)의 최상부면에 비하여 낮다. 이후에, 상기 반도체 패턴(105a)을 선택적으로 제거하여 상기 기판 돌출부(100a)의 상부면을 노출시킨다. 이와는 반대로, 상기 반도체 패턴(105a)을 먼저 제거하고, 상기 평탄화된 제1 절연막(112)을 리세스 할수도 있다. 상기 반도체 패턴(105a)은 상기 기판 돌출부(100a)와 식각선택비를 가짐으로, 선택적으로 제거될 수 있다. 도 8에는, 상기 리세스된 제1 절연막(112')의 상부면이 상기 기판 돌출부(100a)의 상부면 보다 높게 도시되어 있으나, 상기 리세스된 제1 절연막(112')의 상부면은 상기 기판 돌출부(100a)의 상부면에 비하여 낮게 형성될 수도 있다.Subsequently, the planarized first insulating layer 112 is selectively recessed to expose the upper outer wall of the fin 110. As a result, the recessed first insulating layer 112 ′ is lower than the uppermost surface of the fin 110. Thereafter, the semiconductor pattern 105a is selectively removed to expose the top surface of the substrate protrusion 100a. On the contrary, the semiconductor pattern 105a may be removed first, and the planarized first insulating layer 112 may be recessed. The semiconductor pattern 105a may be selectively removed by having an etching selectivity with the substrate protrusion 100a. In FIG. 8, an upper surface of the recessed first insulating layer 112 ′ is shown to be higher than an upper surface of the substrate protrusion 100a, but an upper surface of the recessed first insulating layer 112 ′ is formed in the upper surface of the recessed first insulating layer 112 ′. It may be formed lower than the upper surface of the substrate protrusion (100a).
도 9 및 도 10을 참조하면, 상기 노출된 기판 돌출부(100a)을 갖는 기판(100) 전면 상에 제2 절연막(114)을 형성한다. 상기 제2 절연막(114)은 실리콘 산화막으로 형성할 수 있다. 상기 제2 절연막(114)은 상기 리세스된 제1 절연막(112')과 동일한 물질로 형성할 수 있다. 이어서, 상기 제2 절연막(114)을 리세스하여 적어도 상기 기판 돌출부(100a) 상에 리세스된 제2 절연막(114')을 형성한다. 상기 리세스된 제2 절연막(114')의 상부면은 상기 핀(110)의 최상부면에 비하여 낮도록 형성된다. 도시하지 않았지만, 상기 리세스된 제2 절연막(114')은 상기 리세스된 제1 절연막(112') 상에도 형성될 수 있다.9 and 10, a second insulating layer 114 is formed on the entire surface of the substrate 100 having the exposed substrate protrusion 100a. The second insulating layer 114 may be formed of a silicon oxide layer. The second insulating layer 114 may be formed of the same material as the recessed first insulating layer 112 ′. Subsequently, the second insulating layer 114 is recessed to form a second insulating layer 114 ′ recessed on at least the substrate protrusion 100a. The upper surface of the recessed second insulating layer 114 ′ is formed to be lower than the uppermost surface of the fin 110. Although not shown, the recessed second insulating layer 114 ′ may also be formed on the recessed first insulating layer 112 ′.
상기 리세스된 제1 및 제2 절연막들(112',114')의 위로 상기 핀(100)의 일부분이 돌출된다. 이때, 상기 핀(110)의 돌출된 부분은 적어도 상기 제3 부분(109c)의 일부분이다. 이에 더하여, 상기 핀(110)의 돌출된 부분은 상기 제3 부분(109c) 및 상기 제2 부분(109b)의 일부분일 수 있다.A portion of the fin 100 protrudes over the recessed first and second insulating layers 112 ′ and 114 ′. At this time, the protruding portion of the pin 110 is at least a portion of the third portion 109c. In addition, the protruding portion of the pin 110 may be a portion of the third portion 109c and the second portion 109b.
이어서, 상기 기판(100) 전면 상에 게이트 절연막(116)을 형성한다. 상기 게이트 절연막(116)은 실리콘 산화막으로 형성할 수 있다. 특히, 상기 게이트 절연막(116)은 열산화막으로 형성할 수 있다.Subsequently, a gate insulating layer 116 is formed on the entire surface of the substrate 100. The gate insulating layer 116 may be formed of a silicon oxide layer. In particular, the gate insulating layer 116 may be formed of a thermal oxide layer.
이어서, 도 1의 게이트 전극(120)을 형성하고, 상기 게이트 전극(120)을 마스크로 사용하여 불순물 이온들을 주입하여 도 1의 불순물확산층(122)을 형성하여 도 1의 핀 전계 효과 트랜지스터를 구현할 수 있다.Subsequently, the gate electrode 120 of FIG. 1 is formed, and the impurity diffusion layer 122 of FIG. 1 is formed by implanting impurity ions using the gate electrode 120 as a mask to implement the fin field effect transistor of FIG. 1. Can be.
한편, 도 3에 도시된 핀 전계 효과 트랜지스터는 상술한 방법과 동일한 방법으로 형성할 수 있다. 다만, 하드마스크 패턴 상부면의 면적을 도 4의 기판 돌출부(100a')의 상부면과 동일한 면적으로 형성하여 도 3 및 도 4의 핀 전계 효과 트랜지스터를 구현할 수 있다.Meanwhile, the fin field effect transistor illustrated in FIG. 3 may be formed by the same method as described above. However, the fin field effect transistors of FIGS. 3 and 4 may be implemented by forming an area of the top surface of the hard mask pattern to be the same as the top surface of the substrate protrusion 100a ′ of FIG. 4.
상술한 바와 같이, 본 발명에 따른 핀 전계 효과 트랜지스터는 상부에 전형적인 실리콘의 격자폭에 비하여 팽창된 격자폭을 갖는 팽창된 실리콘으로 형성된다. 이로써, 채널영역에서 캐리어들의 평균 자유 경로가 증가되어 핀 전계 효과 트랜지스터의 턴온 전류가 증가된다. 그 결과, 핀 전계 효과 트랜지스터의 퍼포먼스 및 동작속도가 향상된다.As described above, the fin field effect transistor according to the present invention is formed of expanded silicon having an expanded lattice width on top of the lattice width of typical silicon. This increases the average free path of carriers in the channel region, thereby increasing the turn-on current of the fin field effect transistor. As a result, the performance and the operating speed of the pin field effect transistor are improved.
또한, 상기 핀은 차례로 적층된 기판 돌출부 및 반도체 패턴의 측벽에 에피택시얼 성장 공정을 수행하여 형성된다. 이로써, 상기 핀을 형성하는 위한 방법은 포토리소그라피 공정이 요구되지 않는다. 결과적으로, 상기 핀은 포토리소그라피 공정이 정의할 수 있는 최소선폭 보다 작은 폭을 갖도록 형성할 수 있으며, 종래의 포토리소그라피 공정의 어려움으로 발생할 수 있는 문제점들을 방지할 수 있다.In addition, the fin is formed by performing an epitaxial growth process on the sidewalls of the substrate protrusion and the semiconductor pattern which are sequentially stacked. As such, the method for forming the fin does not require a photolithography process. As a result, the fin can be formed to have a width smaller than the minimum line width that can be defined by the photolithography process, and can prevent problems caused by the difficulty of the conventional photolithography process.
도 1은 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.1 is a perspective view illustrating a fin field effect transistor according to an exemplary embodiment of the present invention.
도 2는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.
도 3은 본 발명의 다른 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.3 is a perspective view illustrating a fin field effect transistor according to another exemplary embodiment of the present invention.
도 4는 도 3의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.4 is a cross-sectional view taken along II-II 'of FIG.
도 5 내지 도 10은 도 1에 도시된 핀 전계 효과 트랜지스터의 형성 방법을 설명하기 위하여 Ⅰ-Ⅰ'을 따라 취해진 공정단면도들이다.5 through 10 are process cross-sectional views taken along the line II ′ of the present invention to explain a method of forming the fin field effect transistor shown in FIG. 1.
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| KR1020030073036A KR20050037770A (en) | 2003-10-20 | 2003-10-20 | Fin field effect transistors of semiconductor devices and method of the same |
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| KR100683867B1 (en) * | 2006-02-09 | 2007-02-15 | 삼성전자주식회사 | Semiconductor devices and methods of forming the same |
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2003
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