KR20050036126A - Method of fabricating thin film transistor array substrate - Google Patents

Method of fabricating thin film transistor array substrate Download PDF

Info

Publication number
KR20050036126A
KR20050036126A KR1020030071704A KR20030071704A KR20050036126A KR 20050036126 A KR20050036126 A KR 20050036126A KR 1020030071704 A KR1020030071704 A KR 1020030071704A KR 20030071704 A KR20030071704 A KR 20030071704A KR 20050036126 A KR20050036126 A KR 20050036126A
Authority
KR
South Korea
Prior art keywords
region
forming
amorphous silicon
active layer
drain
Prior art date
Application number
KR1020030071704A
Other languages
Korean (ko)
Other versions
KR101022623B1 (en
Inventor
황영진
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020030071704A priority Critical patent/KR101022623B1/en
Publication of KR20050036126A publication Critical patent/KR20050036126A/en
Application granted granted Critical
Publication of KR101022623B1 publication Critical patent/KR101022623B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 활성화효율을 높임과 아울러 결정화공정과 활성화공정을 동시에 실행할 수 있는 박막트랜지스터 어레이 기판의 제조방법을 제공하는 것이다. The present invention provides a method for manufacturing a thin film transistor array substrate which can increase the activation efficiency and simultaneously perform the crystallization process and the activation process.

본 발명의 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 소스영역, 드레인영역, 채널영역 및 엘디디영역을 갖는 아몰퍼스 실리콘형 액티브층을 형성하는 단계와; 상기 아몰퍼스 실리콘형 액티브층을 결정화에너지로 결정화함과 동시에 활성화하여 폴리실리콘형 액티브층을 형성하는 단계와; 상기 액티브층의 채널영역과 절연되게 중첩되는 게이트전극을 형성하는 단계와; 상기 소스영역 및 드레인영역과 각각 접속되는 소스전극 및 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 한다. A method of manufacturing a thin film transistor array substrate of the present invention comprises the steps of: forming an amorphous silicon type active layer having a source region, a drain region, a channel region, and an LED region on the substrate; Crystallizing the amorphous silicon type active layer with crystallization energy and simultaneously activating to form a polysilicon type active layer; Forming a gate electrode insulated from and overlapping the channel region of the active layer; And forming a source electrode and a drain electrode connected to the source region and the drain region, respectively.

Description

박막트랜지스터 어레이 기판의 제조 방법{Method of Fabricating Thin Film Transistor Array Substrate} Method of manufacturing a thin film transistor array substrate {Method of Fabricating Thin Film Transistor Array Substrate}

본 발명은 폴리실리콘형 박막트랜지스터 어레이 기판에 관한 것으로, 특히 활성화효율을 높임과 아울러 결정화공정과 활성화공정을 동시에 실행할 수 있는 박막트랜지스터 어레이 기판의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a polysilicon thin film transistor array substrate, and more particularly, to a method of manufacturing a thin film transistor array substrate capable of simultaneously increasing the activation efficiency and simultaneously performing a crystallization process and an activation process.

통상, 액정표시소자(Liquid Crystal Display; LCD)는 비디오신호에 따라 액정셀들의 광투과율을 조절함으로써 액정셀들이 매트릭스 형태로 배열되어진 액정패널에 비디오신호에 해당하는 화상을 표시하게 된다. 이 경우, 액정셀들을 스위칭하는 소자로서 통상 박막트랜지스터(Thin film Transistor; TFT)가 이용되고 있다.In general, a liquid crystal display (LCD) displays an image corresponding to a video signal on a liquid crystal panel in which liquid crystal cells are arranged in a matrix by adjusting light transmittance of liquid crystal cells according to a video signal. In this case, a thin film transistor (TFT) is commonly used as a device for switching liquid crystal cells.

이러한 액정표시소자에 이용되는 TFT는 반도체층으로 아몰퍼스(Amorphous) 실리콘 또는 폴리(Poly) 실리콘을 이용한다. 아몰퍼스 실리콘형 TFT는 아몰퍼스 실리콘막의 균일성이 비교적 좋아 특성이 안정된 장점을 가지고 있다. 그러나, 아몰퍼스 실리콘형 TFT는 전하 이동도가 낮아 응답 속도가 느리다는 단점을 가지고 있다. 이에 따라, 아몰퍼스 실리콘형 TFT는 빠른 응답 속도를 필요로 하는 고해상도 표시 패널이나 게이트 드라이버 및 데이터 드라이버의 구동 소자로는 적용이 어려운 단점을 가지고 있다. The TFT used in such a liquid crystal display device uses amorphous silicon or polysilicon as the semiconductor layer. Amorphous silicon type TFT has the advantage that the uniformity of amorphous silicon film is comparatively good and the characteristic is stable. However, the amorphous silicon type TFT has a disadvantage in that the response speed is low due to low charge mobility. Accordingly, the amorphous silicon TFT has a disadvantage in that it is difficult to apply to driving devices of a high resolution display panel, a gate driver, and a data driver that require fast response speed.

폴리 실리콘형 TFT는 전하 이동도가 높음에 따라 빠른 응답 속도를 필요로 하는 고해상도 표시 패널에 적합할 뿐만 아니라 주변 구동 회로들을 표시 패널에 내장할 수 있는 장점을 가지고 있다. 이에 따라, 폴리 실리콘형 박막 트랜지스터를 이용한 액정 표시 소자가 대두되고 있다.The polysilicon TFT is not only suitable for a high resolution display panel requiring fast response speed due to high charge mobility, but also has an advantage of allowing peripheral driving circuits to be embedded in the display panel. Accordingly, liquid crystal display devices using polysilicon thin film transistors have emerged.

도 1은 종래 폴리 실리콘형 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.FIG. 1 is a plan view illustrating a conventional polysilicon thin film transistor array substrate, and FIG. 2 is a cross-sectional view illustrating a thin film transistor array substrate taken along the line “II-II ′” in FIG. 1.

도 1 및 도 2를 참조하면, 종래 폴리 실리콘형 박막트랜지스터 어레이 기판은 TFT(30)와, TFT(30)와 접속된 화소전극(22)을 구비한다.1 and 2, a conventional polysilicon thin film transistor array substrate includes a TFT 30 and a pixel electrode 22 connected to the TFT 30.

TFT(30)는 게이트라인과 접속되는 게이트전극(6)과, 데이터라인과 접속되는 소스전극(8)과, 화소전극(22)과 보호막(18)을 관통하는 화소접촉홀(20)을 통해 접속되는 드레인전극(10)을 구비한다. The TFT 30 is formed through the gate electrode 6 connected to the gate line, the source electrode 8 connected to the data line, and the pixel contact hole 20 penetrating through the pixel electrode 22 and the passivation layer 18. A drain electrode 10 to be connected is provided.

게이트전극(6)은 버퍼막(16) 상에 형성되는 액티브층의 채널영역(14C)과 게이트절연막(12)을 사이에 두고 중첩되게 형성된다. 소스전극(8)은 게이트전극(6)과 층간절연막(26)을 사이에 두고 절연되게 형성되며 액티브층의 소스영역(14S)과 소스접촉홀(24S)을 통해 접촉한다. 드레인전극(14D)은 게이트전극(6)과 층간절연막(26)을 사이에 두고 절연되게 형성되며 액티브층의 드레인영역(14D)과 드레인접촉홀(24D)을 통해 접촉된다. The gate electrode 6 is formed to overlap the channel region 14C of the active layer formed on the buffer film 16 with the gate insulating film 12 interposed therebetween. The source electrode 8 is formed to be insulated with the gate electrode 6 and the interlayer insulating film 26 interposed therebetween, and contacts the source region 14S of the active layer through the source contact hole 24S. The drain electrode 14D is formed to be insulated with the gate electrode 6 and the interlayer insulating film 26 interposed therebetween, and is in contact with the drain region 14D of the active layer through the drain contact hole 24D.

이러한 TFT(30)는 게이트 라인으로부터의 스캔 펄스에 응답하여 데이터 라인으로부터의 비디오 신호, 즉 화소 신호를 액정셀에 충전되게 한다. 이에 따라, 액정셀은 충전된 화소 신호에 따라 광투과율을 조절하게 된다.This TFT 30 causes the liquid crystal cell to charge the video signal from the data line, that is, the pixel signal, in response to the scan pulse from the gate line. Accordingly, the liquid crystal cell adjusts the light transmittance according to the charged pixel signal.

화소 전극(22)은 보호막(18)을 관통하는 화소접촉홀(20)을 통해 TFT(30)의 드레인 전극(10)과 접속되어 화소 영역에 형성된다. The pixel electrode 22 is formed in the pixel region by being connected to the drain electrode 10 of the TFT 30 through the pixel contact hole 20 penetrating the protective film 18.

이에 따라, TFT(30)를 통해 화소 신호가 공급된 화소 전극(22)과 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 액정분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.Accordingly, an electric field is formed between the pixel electrode 22 supplied with the pixel signal through the TFT 30 and the common electrode (not shown). This electric field causes the liquid crystal molecules to rotate by dielectric anisotropy. According to the degree of rotation of the liquid crystal molecules, the light transmittance passing through the pixel region is changed, thereby realizing an image.

도 2a 내지 도 2i는 도 1에 도시된 폴리 실리콘형 박막트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이다.2A to 2I are cross-sectional views illustrating a method of manufacturing the polysilicon thin film transistor array substrate illustrated in FIG. 1.

먼저, 하부기판(1) 상에 SiO2 등의 절연물질로 전면 증착됨으로써 도 2a에 도시된 바와 같이 버퍼막(16)이 형성된다. 버퍼막(16)이 형성된 하부기판(1) 상에 아몰퍼스 실리콘막이 증착된 후 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 아몰퍼스형 액티브층(14)이 형성된다. 이 후, 아몰퍼스형 액티브층(14)이 도 2b에 도시된 바와 같이 레이저에 의해 결정화되어 폴리실리콘형 액티브층(14)으로 형성된다.First, the buffer layer 16 is formed as shown in FIG. 2A by entirely depositing an insulating material such as SiO 2 on the lower substrate 1. An amorphous silicon layer is deposited on the lower substrate 1 on which the buffer layer 16 is formed and then patterned by a photolithography process and an etching process to form an amorphous active layer 14. Thereafter, the amorphous active layer 14 is crystallized by a laser as shown in FIG. 2B to form a polysilicon type active layer 14.

액티브층(14)이 형성된 하부기판(1) 상에 SiO2의 절연물질이 전면 증착됨으로써 도 2c에 도시된 바와 같이 게이트절연막(12)이 형성된다. 게이트절연막(12)이 형성된 하부기판(1) 상에 게이트금속층이 전면 증착된 후 포토리소그래피과 식각공정에 의해 게이트금속층이 패터닝됨으로써 게이트전극(6)이 형성된다. 여기서, 게이트금속층은 알루미늄(Al), 알루미늄/네오듐(Al/Nd) 등을 포함하는 알루미늄계 금속이 이용된다. 이 게이트전극(6)을 마스크로 이용하여 TFT의 액티브층(14)에 n-이온이 주입됨으로써 게이트전극(6)과 중첩되는 액티브층(14)은 채널영역(14C)으로, 게이트전극(6)과 중첩되지 않는 액티브층(14)은 LDD영역(14L)으로 형성된다.As the insulating material of SiO 2 is entirely deposited on the lower substrate 1 on which the active layer 14 is formed, the gate insulating film 12 is formed as shown in FIG. 2C. After the gate metal layer is entirely deposited on the lower substrate 1 on which the gate insulating layer 12 is formed, the gate metal layer is patterned by photolithography and etching to form the gate electrode 6. Here, an aluminum-based metal including aluminum (Al), aluminum / nedium (Al / Nd), or the like is used as the gate metal layer. Using the gate electrode 6 as a mask, n-ions are injected into the active layer 14 of the TFT, so that the active layer 14 overlapping the gate electrode 6 is the channel region 14C. Note that the active layer 14, which does not overlap, is formed of the LDD region 14L.

그런 다음, 하부기판(1) 상에 포토레지스트가 전면 증착된 후 포토리쏘그래피공정에 의해 포토레지스트가 패터닝됨으로써 포토레지스트패턴이 형성된다. 이 포토레지스트패턴은 게이트전극(6)을 덮도록 형성되며 LDD영역(14L)을 일부 노출시키도록 게이트절연막(112) 상에 형성된다. 이 포토레지스트패턴을 마스크로 이용하여 액티브층(14)에 n+ 이온이 주입됨으로써 도 2d에 도시된 바와 같이 액티브층(14)의 소스영역(14S)과 드레인영역(14D)이 형성된다. Then, after the photoresist is entirely deposited on the lower substrate 1, the photoresist is patterned by a photolithography process to form a photoresist pattern. The photoresist pattern is formed to cover the gate electrode 6 and is formed on the gate insulating film 112 to partially expose the LDD region 14L. By using the photoresist pattern as a mask, n + ions are implanted into the active layer 14 to form the source region 14S and the drain region 14D of the active layer 14 as shown in FIG. 2D.

이후, 채널영역(14C), 엘디디영역(14L), 소스영역(14S) 및 드레인영역(14D)에 주입된 이온을 도 2e에 도시된 바와 같이 활성화시킨다. 이는 n-,n+이온 주입후 폴리 실리콘의 액티브층이 아몰퍼스화되는 것을 방지하기 위함이다.Thereafter, ions implanted into the channel region 14C, the LED region 14L, the source region 14S, and the drain region 14D are activated as shown in FIG. 2E. This is to prevent the active layer of polysilicon from becoming amorphous after n-, n + ion implantation.

액티브층(14) 형성된 하부기판(1) 상에 절연물질이 전면 증착됨으로써 도 2f에 도시된 바와 같이 층간절연막(26)이 형성된다. 이 후 층간절연막(26)과 게이트절연막(12)이 포토리소그래피공정과 식각공정에 의해 패터닝되어 액티브층의 소스영역(14S)과 드레인영역(14D)을 각각 노출시키는 소스접촉홀(24S)과 드레인접촉홀(24D)이 형성된다.By depositing an insulating material on the lower substrate 1 on which the active layer 14 is formed, an interlayer insulating film 26 is formed as shown in FIG. 2F. Thereafter, the interlayer insulating film 26 and the gate insulating film 12 are patterned by a photolithography process and an etching process to expose the source contact hole 24S and the drain which expose the source region 14S and the drain region 14D of the active layer, respectively. The contact hole 24D is formed.

소스접촉홀(24S) 및 드레인접촉홀(24D)이 형성된 하부기판(1) 상에 데이터금속층이 전면 증착된 후 포토리소그래피공정과 식각공정에 의해 데이터금속층이 패터닝됨으로써 도 2g에 도시된 바와 같이 소스 및 드레인전극(8,10)이 형성된다. 소스전극(8)은 소스접촉홀(24S)을 통해 액티브층의 소스영역(14S)과 접촉되며, 드레인전극(10)은 드레인접촉홀(24D)을 통해 액티브층의 드레인영역(14D)과 접촉된다.After the data metal layer is entirely deposited on the lower substrate 1 on which the source contact hole 24S and the drain contact hole 24D are formed, the data metal layer is patterned by a photolithography process and an etching process, thereby as shown in FIG. 2G. And drain electrodes 8 and 10 are formed. The source electrode 8 contacts the source region 14S of the active layer through the source contact hole 24S, and the drain electrode 10 contacts the drain region 14D of the active layer through the drain contact hole 24D. do.

소스 및 드레인전극(8,10)이 형성된 하부기판(1) 상에 절연물질이 전면 증착됨으로써 도 2h에 도시된 바와 같이 보호막(18)이 형성된다. 이 후 보호막(18)이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 드레인전극(10)을 노출시키는 화소접촉홀(20)이 형성된다.As the insulating material is deposited on the lower substrate 1 on which the source and drain electrodes 8 and 10 are formed, the protective film 18 is formed as shown in FIG. 2H. After that, the protective layer 18 is patterned by a photolithography process and an etching process to form a pixel contact hole 20 exposing the drain electrode 10.

보호막(18)이 형성된 하부기판(1) 상에 투명전도성물질이 전면 증착된 후 포토리소그래피공정과 식각공정에 의해 투명전도성물질이 패터닝됨으로써 도 2i에 도시된 바와 같이 화소전극(22)이 형성된다. 화소전극(22)은 화소접촉홀(20)을 통해 TFT의 드레인전극(10)과 전기적으로 접속된다.After the transparent conductive material is entirely deposited on the lower substrate 1 on which the passivation layer 18 is formed, the transparent conductive material is patterned by a photolithography process and an etching process, thereby forming the pixel electrode 22 as shown in FIG. 2I. . The pixel electrode 22 is electrically connected to the drain electrode 10 of the TFT through the pixel contact hole 20.

종래 폴리실리콘형 박막트랜지스터 어레이 기판은 액티브층에 소정에너지를 가하는 결정화공정과 활성화공정이 결정화에너지와 활성화에너지가 달라 공정이 별도로 진행된다. 이는 결정화에너지로 액티브층을 활성화할 경우 결정화에너지에 의해 게이트전극이 손상되기 때문이다. 이에 따라, 결정화에너지보다 상대적으로 낮은 활성화에너지로 활성화공정이 진행되므로 활성화효율이 낮고, 결정화공정과 활성화공정이 별도로 진행됨에 따라 공정이 복잡한 문제점이 있다. In the conventional polysilicon thin film transistor array substrate, the crystallization process and the activation process of applying predetermined energy to the active layer are different from the crystallization energy and the activation energy. This is because when the active layer is activated with crystallization energy, the gate electrode is damaged by the crystallization energy. Accordingly, since the activation process proceeds with an activation energy relatively lower than the crystallization energy, the activation efficiency is low, and the process is complicated because the crystallization process and the activation process are performed separately.

따라서, 본 발명의 목적은 활성화효율을 높임과 아울러 결정화공정과 활성화공정을 동시에 실행할 수 있는 박막트랜지스터 어레이 기판의 제조방법을 제공하는 것이다. Accordingly, an object of the present invention is to provide a method of manufacturing a thin film transistor array substrate which can increase the activation efficiency and simultaneously perform the crystallization process and the activation process.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 소스영역, 드레인영역, 채널영역 및 엘디디영역을 갖는 아몰퍼스 실리콘형 액티브층을 형성하는 단계와; 상기 아몰퍼스 실리콘형 액티브층을 결정화에너지로 결정화함과 동시에 활성화하여 폴리실리콘형 액티브층을 형성하는 단계와; 상기 액티브층의 채널영역과 절연되게 중첩되는 게이트전극을 형성하는 단계와; 상기 소스영역 및 드레인영역과 각각 접속되는 소스전극 및 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a thin film transistor array substrate according to the present invention comprises the steps of forming an amorphous silicon type active layer having a source region, a drain region, a channel region and an LED region on the substrate; Crystallizing the amorphous silicon type active layer with crystallization energy and simultaneously activating to form a polysilicon type active layer; Forming a gate electrode insulated from and overlapping the channel region of the active layer; And forming a source electrode and a drain electrode connected to the source region and the drain region, respectively.

상기 결정화에너지는 약 400~420mJ/cm인 것을 특징으로 한다.The crystallization energy is characterized in that about 400 ~ 420mJ / cm.

상기 기판 상에 소스영역, 드레인영역, 채널영역 및 엘디디영역을 갖는 아몰퍼스형 액티브층을 형성하는 단계는 상기 기판 상에 아몰퍼스 실리콘 패턴을 형성하는 단계와; 상기 아몰퍼스 실리콘 패턴을 일부 노출시키며 제1 및 제2 높이를 갖는 단차진 포토레지스트패턴을 형성하는 단계와; 상기 포토레지스트패턴의 두께에 따라 주입량이 다르게 상기 아몰퍼스 실리콘패턴에 불순물을 주입하는 단계를 포함하는 것을 특징으로 한다. Forming an amorphous active layer having a source region, a drain region, a channel region, and an LED region on the substrate, forming an amorphous silicon pattern on the substrate; Forming a stepped photoresist pattern partially exposing the amorphous silicon pattern and having first and second heights; And implanting impurities into the amorphous silicon pattern in a different injection amount according to the thickness of the photoresist pattern.

상기 포토레지스트패턴의 두께에 따라 주입량이 다르게 상기 아몰퍼스 실리콘패턴에 불순물을 주입하는 단계는 상기 포토레지스트패턴을 마스크로 이용하여 상기 아몰퍼스 실리콘패턴에 불순물을 주입하는 단계는 상기 포토레지스트패턴에 의해 노출된 아몰퍼스 실리콘패턴에 제1 주입량의 불순물이 주입되어 소스영역 및 드레인영역이 형성되며, 상기 제2 높이를 갖는 포토레지스트패턴과 중첩되는 아몰퍼스 실리콘패턴에 제1 주입량보다 적은 제2 주입량의 불순물이 주입되어 엘디디영역이 형성되며, 상기 제1 높이를 갖는 포토레지스트패턴과 중첩되는 아몰퍼스 실리콘패턴에 불순물이 비주입되어 채널영역이 형성되는 단계를 포함하는 것을 특징으로 한다.Injecting the impurity into the amorphous silicon pattern with a different injection amount according to the thickness of the photoresist pattern Injecting the impurity into the amorphous silicon pattern using the photoresist pattern as a mask is exposed by the photoresist pattern A first implanted amount of impurities are implanted into the amorphous silicon pattern to form a source region and a drain region, and a second implanted amount of impurities less than the first implanted amount is implanted into the amorphous silicon pattern overlapping the photoresist pattern having the second height. And an LED region is formed and impurities are implanted into the amorphous silicon pattern overlapping the photoresist pattern having the first height, thereby forming a channel region.

상기 제1 주입량은 약 1~2×1015/㎠ 농도를 가지며, 제2 주입량은 약 1012~4×1013/㎠ 농도를 가지는 것을 특징으로 한다.The first injection amount is about 1 to 2 × 10 15 / ㎠ concentration, the second injection amount is characterized in that about 10 12 ~ 4 × 10 13 / ㎠ concentration.

상기 기판 상에 소스영역, 드레인영역, 채널영역 및 엘디디영역을 갖는 액티브층을 형성하는 단계는 상기 기판 상에 아몰퍼스 실리콘막을 형성하는 단계와; 상기 아몰퍼스 실리콘막 상에 단차진 제1 포토레지스트패턴을 형성하는 단계와; 상기 제1 포토레지스트패턴을 마스크로 상기 아몰퍼스 실리콘막을 식각하여 아몰퍼스 실리콘패턴을 형성하는 단계와; 상기 제1 포토레지스트패턴을 에싱하여 상기 에싱된 제1 포토레지스트패턴을 마스크로 상기 아몰퍼스 실리콘패턴에 제1 불순물을 주입하여 채널영역 및 엘디디영역을 갖는 아몰퍼스 실리콘패턴을 형성하는 단계와; 상기 아몰퍼스 실리콘패턴 상에 상기 엘디디영역을 일부 노출시키는 제2 포토레지스트패턴을 형성하는 단계와; 상기 제2 포토레지스트패턴을 마스크로 이용하여 상기 노출된 엘디디영역에 제2 불순물을 주입하여 소스영역 및 드레인영역을 형성하는 단계를 포함하는 것을 특징으로 한다.Forming an active layer having a source region, a drain region, a channel region, and an LED region on the substrate comprises: forming an amorphous silicon film on the substrate; Forming a stepped first photoresist pattern on the amorphous silicon film; Etching the amorphous silicon film using the first photoresist pattern as a mask to form an amorphous silicon pattern; Etching the first photoresist pattern to inject a first impurity into the amorphous silicon pattern using the first photoresist pattern as a mask to form an amorphous silicon pattern having a channel region and an LED region; Forming a second photoresist pattern partially exposing the LED area on the amorphous silicon pattern; And forming a source region and a drain region by injecting a second impurity into the exposed LED region using the second photoresist pattern as a mask.

상기 박막트랜지스터 어레이 기판의 제조방법은 상기 액티브층과 상기 게이트전극을 사이에 게이트절연막을 형성하는 단계와; 상기 게이트전극과 소스전극 및 드레인전극 사이에 층간절연막을 형성하는 단계와; 상기 소스전극 및 드레인전극을 덮도록 상기 층간절연막 상에 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.The method of manufacturing the thin film transistor array substrate includes forming a gate insulating film between the active layer and the gate electrode; Forming an interlayer insulating film between the gate electrode and the source electrode and the drain electrode; And forming a protective film on the interlayer insulating film to cover the source electrode and the drain electrode.

상기 박막트랜지스터 어레이 기판의 제조방법은 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.The method of manufacturing the thin film transistor array substrate may further include forming a pixel electrode connected to the drain electrode.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 도 3a 내지 도 14c를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 3A to 14C.

도 3a 및 도 3b는 본 발명에 따른 폴리실리콘형 박막트랜지스터 어레이 기판을 나타내는 평면도 및 단면도이다.3A and 3B are a plan view and a cross-sectional view of a polysilicon thin film transistor array substrate according to the present invention.

도 3a 및 도 3b를 참조하면, 본 발명에 따른 폴리 실리콘형 박막트랜지스터 어레이 기판은 게이트라인(102)과, 게이트라인(102)과 게이트절연막(112)을 사이에 두고 교차되게 형성되는 데이터라인(104)과, 게이트라인(102) 및 데이터라인(104)의 교차부에 위치하는 TFT(130)와, 게이트라인(102) 및 데이터라인(104)의 교차로 정의된 화소영역에 형성되는 화소전극(122)을 구비한다.3A and 3B, a polysilicon thin film transistor array substrate according to an exemplary embodiment of the present invention may include a data line formed to intersect a gate line 102 and a gate line 102 and a gate insulating layer 112 therebetween. The pixel electrode formed in the pixel region defined by the intersection of the 104, the TFT 130 positioned at the intersection of the gate line 102 and the data line 104, and the intersection of the gate line 102 and the data line 104 ( 122).

게이트라인(102)은 박막트랜지스터(130)의 게이트전극(106)에 게이트신호를 공급한다. The gate line 102 supplies a gate signal to the gate electrode 106 of the thin film transistor 130.

데이터라인(104)은 박막트랜지스터(130)의 드레인전극(110)을 통해 화소전극(122)에 화소신호를 공급한다. The data line 104 supplies the pixel signal to the pixel electrode 122 through the drain electrode 110 of the thin film transistor 130.

TFT(130)는 게이트 라인(102)으로부터의 스캔 펄스에 응답하여 데이터 라인(4)으로부터의 비디오 신호, 즉 화소 신호를 액정셀에 충전되게 한다. 이에 따라, 액정셀은 충전된 화소 신호에 따라 광투과율을 조절하게 된다.The TFT 130 causes the liquid crystal cell to charge the video signal, that is, the pixel signal, from the data line 4 in response to the scan pulse from the gate line 102. Accordingly, the liquid crystal cell adjusts the light transmittance according to the charged pixel signal.

이를 위해, TFT(130)는 게이트라인(102)과 접속되는 게이트전극(106)과, 데이터라인(104)과 접속되는 소스전극(108)과, 화소전극(122)과 보호막(118)을 관통하는 화소접촉홀(120)을 통해 접속되는 드레인전극(110)을 구비한다. To this end, the TFT 130 passes through the gate electrode 106 connected to the gate line 102, the source electrode 108 connected to the data line 104, the pixel electrode 122 and the passivation layer 118. And a drain electrode 110 connected through the pixel contact hole 120.

게이트전극(106)은 버퍼막(116) 상에 형성되는 액티브층의 채널영역(114C)과 게이트절연막(112)을 사이에 두고 중첩되게 형성된다. 소스전극(108)은 게이트전극(106)과 층간절연막(126)을 사이에 두고 절연되게 형성되며 액티브층의 소스영역(114S)과 소스접촉홀(124S)을 통해 접촉한다. 드레인전극(110)은 게이트전극(106)과 층간절연막(126)을 사이에 두고 절연되게 형성되며 액티브층의 드레인영역(114D)과 드레인접촉홀(124D)을 통해 접촉된다. The gate electrode 106 is formed to overlap the channel region 114C of the active layer formed on the buffer layer 116 and the gate insulating layer 112 therebetween. The source electrode 108 is formed to be insulated with the gate electrode 106 and the interlayer insulating layer 126 interposed therebetween, and the source electrode 108 contacts the source region 114S of the active layer through the source contact hole 124S. The drain electrode 110 is formed to be insulated with the gate electrode 106 and the interlayer insulating film 126 interposed therebetween, and is in contact with the drain region 114D of the active layer through the drain contact hole 124D.

액티브층(114)에는 TFT(130)의 채널에 따라 주입되는 이온이 달라진다. 즉, TFT(30)가 N 채널인 경우에는 n+ 및 n- 이온 중 적어도 어느 하나가 액티브층에 주입된다. n-이온이 주입된 액티브층은 엘디디영역이 되어 상대적으로 높은 오프전류를 감소시키며, n+이온이 주입된 액티브층은 소스영역 및 드레인영역이 되며, n-,n+이온이 주입되지 않은 액티브층은 채널영역이 된다. TFT가 P 채널인 경우에는 p+이온이 액티브층에 주입된다. p+이온이 주입된 액티브층은 소스영역 및 드레인영역이 되며, p+이온이 주입되지 않은 액티브층은 채널영역이 된다.The ions implanted into the active layer 114 vary depending on the channel of the TFT 130. That is, when the TFT 30 is an N channel, at least one of n + and n− ions is implanted into the active layer. The active layer implanted with n- ions becomes an LED region to reduce a relatively high off current, and the active layer implanted with n + ions becomes a source region and a drain region, and the active layer without implantation of n-, n + ions Becomes the channel region. When the TFT is a P channel, p + ions are implanted into the active layer. The active layer implanted with p + ions becomes a source region and a drain region, and the active layer without implanted p + ions becomes a channel region.

화소 전극(122)은 보호막(118)을 관통하는 화소접촉홀(120)을 통해 TFT(130)의 드레인 전극(110)과 접속되어 화소 영역에 형성된다. The pixel electrode 122 is connected to the drain electrode 110 of the TFT 130 through the pixel contact hole 120 penetrating the passivation layer 118 and is formed in the pixel area.

이에 따라, TFT(130)를 통해 화소 신호가 공급된 화소 전극(122)과 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 액정분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.Accordingly, an electric field is formed between the pixel electrode 122 supplied with the pixel signal through the TFT 130 and the common electrode (not shown). This electric field causes the liquid crystal molecules to rotate by dielectric anisotropy. According to the degree of rotation of the liquid crystal molecules, the light transmittance passing through the pixel region is changed, thereby realizing an image.

도 4a 및 도 4b는 본 발명의 제1 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법 중 제1 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.4A and 4B are plan and cross-sectional views illustrating a first mask process in detail in a method of manufacturing a polysilicon thin film transistor array substrate according to a first embodiment of the present invention.

도 4a 및 도 4b를 참조하면, 하부기판(101) 상에 버퍼막(116), 그 버퍼막(116) 상에 형성된 아몰퍼스형태의 액티브층(114)이 형성된다.4A and 4B, a buffer film 116 and an amorphous active layer 114 formed on the buffer film 116 are formed on the lower substrate 101.

이를 위해, 하부기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 버퍼막(116)이 형성된다. 버퍼막(116)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다. 그 버퍼막(116) 상에 아몰퍼스형 실리콘막이 전면 증착된 후 포토리소그래피공정과 식각공정에 의해 그 아몰퍼스형 실리콘막이 패터닝됨으로써 액티브층(114)이 형성된다. To this end, the buffer layer 116 is formed on the lower substrate 101 through a deposition method such as PECVD or sputtering. As the material of the buffer film 116, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used. After the amorphous silicon film is entirely deposited on the buffer film 116, the amorphous silicon film is patterned by a photolithography process and an etching process to form an active layer 114.

도 5a 및 도 5b는 본 발명의 제1 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법 중 제2 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.5A and 5B are plan and cross-sectional views illustrating a second mask process in detail in a method of manufacturing a polysilicon thin film transistor array substrate according to a first embodiment of the present invention.

도 5a 및 도 5b를 참조하면, 버퍼막(116) 상에 형성된 액티브층에 소스영역(114S), 드레인영역(114D), 채널영역(114C) 및 엘디디영역(114L)이 형성된다. 이에 대한 상세한 설명을 도 6a 내지 도 6c를 결부하여 상세히 설명하기로 한다.5A and 5B, a source region 114S, a drain region 114D, a channel region 114C, and an LED region 114L are formed in an active layer formed on the buffer layer 116. A detailed description thereof will be described in detail with reference to FIGS. 6A to 6C.

먼저, 액티브층(114)이 형성된 기판(101) 상에 도 6a에 도시된 바와 같이 포토레지스트(238)가 스퍼터링 등의 증착방법을 통해 순차적으로 증착된다. 그런 다음, 포토레지스트(238)가 형성된 하부기판(101) 상부에 제2 마스크(230)가 정렬된다. 제2 마스크(230)는 투명한 재질인 마스크 기판(232)과, 마스크 기판(232)의 차단 영역(S2)에 형성된 차단부(234)와, 마스크 기판(232)의 부분 노광 영역(S3)에 형성된 회절 노광부(236)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(232)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제2 마스크(230)를 이용한 포토레지스트막(238)을 노광한 후 현상함으로써 도 6b에 도시된 바와 같이 제2 마스크(230)의 차단부(234)와 회절 노광부(236)에 대응하여 차단 영역(S2)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(240)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(240)은 차단 영역(S2)에서 형성된 제1 높이(h1)를 갖는 포토레지스트 패턴(240)보다 낮은 제2 높이(h2)를 갖게 된다.First, as shown in FIG. 6A, a photoresist 238 is sequentially deposited on the substrate 101 on which the active layer 114 is formed through a deposition method such as sputtering. Then, the second mask 230 is aligned on the lower substrate 101 on which the photoresist 238 is formed. The second mask 230 may include a mask substrate 232 made of a transparent material, a blocking portion 234 formed in the blocking region S2 of the mask substrate 232, and a partial exposure region S3 of the mask substrate 232. The formed diffraction exposure part 236 (or semi-transmissive part) is provided. Here, the region where the mask substrate 232 is exposed becomes the exposure region S1. The photoresist film 238 using the second mask 230 is exposed and developed to correspond to the blocking portion 234 and the diffraction exposure portion 236 of the second mask 230 as shown in FIG. 6B. In the blocking region S2 and the partial exposure region S3, a photoresist pattern 240 having a step is formed. That is, the photoresist pattern 240 formed in the partial exposure area S3 has a second height h2 lower than the photoresist pattern 240 having the first height h1 formed in the blocking area S2.

이러한 포토레지스트 패턴(240)을 마스크로 이용하여 액티브층(114)에 n+이온을 주입하게 된다. 이에 따라, 포토레지스트패턴(240)에 의해 노출되는 액티브층영역에는 제1 주입량의 n+이온이 주입되어 액티브층의 소스영역(114S) 및 드레인영역(114D)이 형성된다. 제2 높이(h2)를 갖는 포토레지스트패턴(240)과 중첩되는 액티브층영역에는 제1 주입량보다 적은 제2 주입량의 n+이온이 주입되어 액티브층의 엘디디영역(114L)이 형성된다. 제1 높이(h1)를 갖는 포토레지스트패턴(240)과 중첩되는 액티브층영역에는 n+이온이 주입되지 않아 채널영역(114C)이 형성된다. 여기서, 제1 주입량은 예를 들어 약 1~2×1015/㎠ 농도를 가지며, 제2 주입량은 약 1012~4×1013/㎠ 농도를 가진다.The photoresist pattern 240 is used as a mask to inject n + ions into the active layer 114. Accordingly, a first implantation of n + ions is implanted into the active layer region exposed by the photoresist pattern 240 to form a source region 114S and a drain region 114D of the active layer. In the active layer region overlapping the photoresist pattern 240 having the second height h2, a second implantation amount of n + ions less than the first implantation is implanted to form the LED region 114L of the active layer. The n + ion is not implanted into the active layer region overlapping the photoresist pattern 240 having the first height h1, thereby forming the channel region 114C. Here, the first injection amount has a concentration of about 1 to 2 × 10 15 / cm 2, and the second injection amount has a concentration of about 10 12 to 4 × 10 13 / cm 2.

그런 다음, 소스영역(114S), 드레인영역(114D), 채널영역(114C) 및 엘디디영역(114L)을 갖는 아몰퍼스형 액티브층(114)에 도 6c에 도시된 바와 같이 결정화에너지를 공급함으로써 아몰퍼스형 액티브층이 결정화되어 폴리실리콘형 액티브층으로 형성됨과 아울러 액티브층에 주입된 이온들이 활성화된다. 이 때, 결정화에너지는 예를 들어, 약 400~420mJ/cm이다. 즉, 결정화에너지로 결정화와 활성화가 동시에 실행됨으로써 공정이 단순해진다. 또한, 게이트전극이 없는 상태에서 종래 활성화에너지보다 높은 결정화에너지로 액티브층을 활성화함으로써 활성화효율이 향상된다.Then, the amorphous by supplying crystallization energy to the amorphous active layer 114 having the source region 114S, the drain region 114D, the channel region 114C, and the LED region 114L as shown in FIG. 6C. The type active layer is crystallized to form a polysilicon type active layer and ions implanted in the active layer are activated. At this time, the crystallization energy is, for example, about 400 ~ 420mJ / cm. That is, the process is simplified by simultaneously performing crystallization and activation with crystallization energy. In addition, the activation efficiency is improved by activating the active layer with crystallization energy higher than the conventional activation energy in the absence of the gate electrode.

도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법 중 제3 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다. 7A and 7B are plan and cross-sectional views illustrating a third mask process in detail in a method of manufacturing a polysilicon thin film transistor array substrate according to a first embodiment of the present invention.

도 7a 및 도 7b를 참조하면, 액티브층(114)이 형성된 하부기판(101) 상에 게이트절연막(112), 그 게이트절연막(112) 상에 액티브층의 채널영역(114C)과 중첩되도록 게이트전극(106)이 형성된다.7A and 7B, the gate electrode 112 is formed on the lower substrate 101 on which the active layer 114 is formed, and the gate electrode overlaps the channel region 114C of the active layer on the gate insulation layer 112. 106 is formed.

이를 위해, 하부기판(101) 상에 SiO2의 절연물질이 전면 증착됨으로써 게이트절연막(112)이 형성된다. 게이트절연막(112)이 형성된 하부기판(101) 상에 게이트금속층이 전면 증착된 후 포토리소그래피과 식각공정에 의해 게이트금속층이 패터닝됨으로써 게이트전극(106)이 형성된다. 여기서, 게이트금속층은 알루미늄(Al), 알루미늄/네오듐(Al/Nd) 등을 포함하는 알루미늄계 금속이 이용된다.To this end, a gate insulating film 112 is formed by depositing an insulating material of SiO 2 on the lower substrate 101. After the gate metal layer is entirely deposited on the lower substrate 101 on which the gate insulating layer 112 is formed, the gate metal layer 106 is formed by patterning the gate metal layer by photolithography and etching processes. Here, an aluminum-based metal including aluminum (Al), aluminum / nedium (Al / Nd), or the like is used as the gate metal layer.

도 8a 및 도 8b는 본 발명의 제1 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법 중 제4 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.8A and 8B are plan and cross-sectional views illustrating a fourth mask process in detail in a method of manufacturing a polysilicon thin film transistor array substrate according to a first embodiment of the present invention.

도 8a 및 도 8b를 참조하면, 게이트전극(106)이 형성된 하부기판(101) 상에 액티브층의 소스영역(114S) 및 드레인영역(114D)을 노출시키는 소스접촉홀(124S) 및 드레인접촉홀(124D)을 갖는 층간절연막(126)이 형성된다.8A and 8B, the source contact hole 124S and the drain contact hole exposing the source region 114S and the drain region 114D of the active layer on the lower substrate 101 on which the gate electrode 106 is formed. An interlayer insulating film 126 having 124D is formed.

이를 위해, 게이트전극(106)이 형성된 게이트절연막(112) 상에 절연물질이 전면 증착됨으로써 층간절연막(126)이 형성된다. 층간절연막(126)은 게이트절연막(112)과 동일한 무기절연물질 또는 유기절연물질로 형성된다. 이 후 층간절연막(126)과 게이트절연막(112)이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 액티브층의 소스영역(114S)과 드레인영역(114D)을 각각 노출시키는 소스접촉홀(124S)과 드레인접촉홀(124D)이 형성된다.To this end, an insulating material is entirely deposited on the gate insulating film 112 on which the gate electrode 106 is formed, thereby forming the interlayer insulating film 126. The interlayer insulating film 126 is formed of the same inorganic insulating material or organic insulating material as the gate insulating film 112. Afterwards, the interlayer insulating film 126 and the gate insulating film 112 are patterned by a photolithography process and an etching process to expose the source contact hole 124S and the drain that expose the source region 114S and the drain region 114D of the active layer, respectively. The contact hole 124D is formed.

도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법 중 제5 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.9A and 9B are plan and cross-sectional views illustrating a fifth mask process in detail in a method of manufacturing a polysilicon thin film transistor array substrate according to a first embodiment of the present invention.

도 9a 및 도 9b를 참조하면, 층간절연막(126) 상에 액티브층의 소스영역(114S) 및 드레인영역(114D) 각각과 접속되는 소스전극(108) 및 드레인전극(110)이 형성된다.9A and 9B, a source electrode 108 and a drain electrode 110 connected to each of the source region 114S and the drain region 114D of the active layer are formed on the interlayer insulating layer 126.

이를 위해, 소스접촉홀(124S) 및 드레인접촉홀(124D)이 형성된 하부기판(101) 상에 데이터금속층이 전면 증착된 후 포토리소그래피공정과 식각공정에 의해 데이터금속층이 패터닝됨으로써 소스 및 드레인전극(108,110)이 형성된다. 소스전극(108)은 소스접촉홀(124S)을 통해 액티브층의 소스영역(114S)과 접촉되며, 드레인전극(110)은 드레인접촉홀(124D)을 통해 액티브층의 드레인영역(114D)과 접촉된다.To this end, after the data metal layer is entirely deposited on the lower substrate 101 on which the source contact hole 124S and the drain contact hole 124D are formed, the data metal layer is patterned by a photolithography process and an etching process so that the source and drain electrodes ( 108,110 are formed. The source electrode 108 contacts the source region 114S of the active layer through the source contact hole 124S, and the drain electrode 110 contacts the drain region 114D of the active layer through the drain contact hole 124D. do.

도 10a 및 도 10b는 본 발명의 제1 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법 중 제6 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.10A and 10B are plan and cross-sectional views illustrating a sixth mask process in detail in a method of manufacturing a polysilicon thin film transistor array substrate according to a first embodiment of the present invention.

도 10a 및 도 10b를 참조하면, 소스 및 드레인전극(108,110)이 형성된 하부기판(101) 상에 드레인전극(110)을 노출시키는 화소접촉홀(120)을 갖는 보호막(118)이 형성된다. 10A and 10B, a passivation layer 118 having a pixel contact hole 120 exposing the drain electrode 110 is formed on the lower substrate 101 on which the source and drain electrodes 108 and 110 are formed.

이를 위해, 소스 및 드레인전극(108,110)이 형성된 하부기판(101) 상에 절연물질이 전면 증착됨으로써 보호막(118)이 형성된다. 보호막(118)은 게이트절연막과 동일한 무기물질 또는 유기물질이 이용된다. 이 후 보호막(118)이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 드레인전극(110)을 노출시키는 화소접촉홀(120)이 형성된다.To this end, a protective film 118 is formed by depositing an insulating material on the lower substrate 101 on which the source and drain electrodes 108 and 110 are formed. The passivation layer 118 is made of the same inorganic material or organic material as the gate insulating film. Thereafter, the protective layer 118 is patterned by a photolithography process and an etching process to form a pixel contact hole 120 exposing the drain electrode 110.

도 11a 및 도 11b는 본 발명의 제1 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법 중 제7 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.11A and 11B are plan and cross-sectional views illustrating a seventh mask process in detail in a method of manufacturing a polysilicon thin film transistor array substrate according to a first embodiment of the present invention.

도 11a 및 도 11b를 참조하면, 화소접촉홀(120)을 갖는 보호막(118)이 형성된 하부기판(101) 상에 드레인전극(110)과 접촉되는 화소전극(122)이 형성된다.11A and 11B, a pixel electrode 122 contacting the drain electrode 110 is formed on the lower substrate 101 on which the passivation layer 118 having the pixel contact hole 120 is formed.

이를 위해, 보호막(118)이 형성된 하부기판(101) 상에 투명전도성물질이 전면 증착된 후 포토리소그래피공정과 식각공정에 의해 투명전도성물질이 패터닝됨으로써 화소전극(122)이 형성된다. 화소전극(122)은 화소접촉홀(120)을 통해 TFT의 드레인전극(110)과 전기적으로 접속된다.To this end, the transparent conductive material is entirely deposited on the lower substrate 101 on which the protective layer 118 is formed, and then the transparent conductive material is patterned by a photolithography process and an etching process to form the pixel electrode 122. The pixel electrode 122 is electrically connected to the drain electrode 110 of the TFT through the pixel contact hole 120.

도 12a 내지 도 12g는 본 발명의 제2 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법을 순차적으로 나타내는 단면도이다.12A to 12G are cross-sectional views sequentially illustrating a method of manufacturing a polysilicon thin film transistor array substrate according to a second embodiment of the present invention.

도 12a를 참조하면, 하부기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 버퍼막(116)이 형성된다. 버퍼막(116)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다. 그 버퍼막(116) 상에 제1 마스크공정으로 채널영역(114C)과 엘디디영역(114L)을 갖는 액티브패턴이 형성된다. 이를 도 13a 내지 도 13d를 결부하여 상세히 설명하기로 한다.Referring to FIG. 12A, a buffer layer 116 is formed on the lower substrate 101 through a deposition method such as PECVD or sputtering. As the material of the buffer film 116, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used. An active pattern having a channel region 114C and an LED region 114L is formed on the buffer layer 116 by a first mask process. This will be described in detail with reference to FIGS. 13A to 13D.

먼저, 버퍼막(116) 상에 도 13a에 도시된 바와 같이 아몰퍼스형 액티브물질(115)과 포토레지스트(208)가 스퍼터링 등의 증착방법을 통해 순차적으로 증착된다. 그런 다음, 포토레지스트(208)가 형성된 하부기판(101) 상부에 제1 마스크(200)가 정렬된다. 제1 마스크(200)는 투명한 재질인 마스크 기판(202)과, 마스크 기판(202)의 차단 영역(S2)에 형성된 차단부(204)와, 마스크 기판(202)의 부분 노광 영역(S3)에 형성된 회절 노광부(206)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(202)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제1 마스크(200)를 이용한 포토레지스트막(208)을 노광한 후 현상함으로써 도 13b에 도시된 바와 같이 제1 마스크(200)의 차단부(204)와 회절 노광부(206)에 대응하여 차단 영역(S2)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(210)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(210)은 차단 영역(S2)에서 형성된 제1 높이를 갖는 포토레지스트 패턴(210)보다 낮은 제2 높이를 갖게 된다.First, as shown in FIG. 13A, an amorphous active material 115 and a photoresist 208 are sequentially deposited on the buffer layer 116 through a deposition method such as sputtering. Then, the first mask 200 is aligned on the lower substrate 101 on which the photoresist 208 is formed. The first mask 200 includes a mask substrate 202 made of a transparent material, a blocking portion 204 formed in the blocking region S2 of the mask substrate 202, and a partial exposure region S3 of the mask substrate 202. The formed diffraction exposure part 206 (or semi-transmissive part) is provided. Here, the area where the mask substrate 202 is exposed becomes the exposure area S1. After exposing and developing the photoresist film 208 using the first mask 200, as shown in FIG. 13B, the blocking portion 204 and the diffraction exposure portion 206 of the first mask 200 may be formed. A photoresist pattern 210 having a step is formed in the blocking region S2 and the partial exposure region S3. That is, the photoresist pattern 210 formed in the partial exposure region S3 has a second height lower than that of the photoresist pattern 210 having the first height formed in the blocking region S2.

이러한 포토레지스트 패턴(210)을 마스크로 이용한 식각 공정으로 액티브물질(115)이 패터닝됨으로써 액티브층(114)이 형성된다.The active material 115 is patterned by an etching process using the photoresist pattern 210 as a mask to form the active layer 114.

이어서, 산소(O2) 플라즈마를 이용한 에싱(Ashing)공정으로 차단영역의 포토레지스트 패턴(210)은 도 13c에 도시된 바와 같이 높이와 폭이 낮아진 상태가 된다. 높이와 폭이 낮아진 포토레지스트패턴(210)을 마스크로 이용하여 액티브층에 n-이온을 주입한다. 이에 따라, 액티브층(114)의 엘디디영역(114L)과 채널영역(114C)이 형성된다. 그리고, 액티브층(114) 상에 남아 있던 포토레지스트 패턴(210)은 도 13d에 도시된 바와 같이 스트립 공정으로 제거된다.Subsequently, an ashing process using an oxygen (O 2 ) plasma may cause the photoresist pattern 210 of the blocking region to have a lowered height and width as shown in FIG. 13C. N-ion is implanted into the active layer using the photoresist pattern 210 having a lower height and width as a mask. As a result, the LED region 114L and the channel region 114C of the active layer 114 are formed. The photoresist pattern 210 remaining on the active layer 114 is removed by a strip process as shown in FIG. 13D.

도 12b를 참조하면, 엘디디영역(114L)과 채널영역(114C)을 갖는 액티브층에 n+이온이 주입됨으로써 소스영역(114S) 및 드레인영역(114D)이 형성된다. 이를 도 14a 내지 도 14c를 결부하여 상세히 설명하기로 한다.Referring to FIG. 12B, a source region 114S and a drain region 114D are formed by implanting n + ions into an active layer having an LED region 114L and a channel region 114C. This will be described in detail with reference to FIGS. 14A to 14C.

먼저, 도 14a에 도시된 바와 같이 엘디디영역(114L)과 채널영역(114C)을 갖는 액티브층이 형성된 하부기판(101) 상에 포토레지스트(216)가 스퍼터링 등의 증착방법을 통해 증착된다. 그런 다음, 포토레지스트(216)가 형성된 하부기판(101) 상부에 제2 마스크(220)가 정렬된다. 제2 마스크(220)는 투명한 재질로 형성되어 노출된 영역이 노광영역(S2)을 이루는 마스크 기판(212)과, 마스크 기판(212)의 차단 영역(S1)에 형성된 차단부(214)를 구비한다. 이러한 제2 마스크(220)를 이용한 포토레지스트(216)를 노광한 후 현상함으로써 도 14b에 도시된 바와 같이 제2 마스크(220)의 차단부(214)에 대응하여 포토레지스트 패턴(218)이 형성된다. 이 때, 포토레지스트패턴(218)은 엘디디영역(114L)의 일부가 노출되도록 액티브층(114) 상에 형성된다. 이러한 포토레지스트 패턴(218)을 마스크로 이용하여 노출된 액티브층에 n+이온을 주입한다. 이에 따라, 액티브층의 소스영역(114S) 및 드레인영역(114D)이 형성된다.First, as shown in FIG. 14A, a photoresist 216 is deposited on a lower substrate 101 on which an active layer having an LED region 114L and a channel region 114C is formed through a deposition method such as sputtering. Next, the second mask 220 is aligned on the lower substrate 101 on which the photoresist 216 is formed. The second mask 220 is formed of a transparent material and includes a mask substrate 212 in which an exposed area forms an exposure area S2, and a blocking part 214 formed in the blocking area S1 of the mask substrate 212. do. By exposing and developing the photoresist 216 using the second mask 220, the photoresist pattern 218 is formed corresponding to the blocking portion 214 of the second mask 220 as shown in FIG. 14B. do. In this case, the photoresist pattern 218 is formed on the active layer 114 to expose a part of the LED region 114L. The photoresist pattern 218 is used as a mask to inject n + ions into the exposed active layer. As a result, the source region 114S and the drain region 114D of the active layer are formed.

그런 다음, 아몰퍼스형 액티브층(114)에 도 14c에 도시된 바와 같이 결정화에너지를 공급함으로써 아몰퍼스형 액티브층이 결정화되어 폴리실리콘형 액티브층으로 형성됨과 아울러 액티브층에 주입된 이온들이 활성화된다. 이 때, 결정화에너지는 예를 들어, 약 400~420mJ/cm이다. 즉, 결정화에너지로 결정화와 활성화가 동시에 실행됨으로써 공정이 단순해진다. 또한, 게이트전극이 없는 상태에서 종래 활성화에너지로 실행된 활성화공정을 결정화에너지로 활성화함으로써 활성화효율이 향상된다.Then, by supplying crystallization energy to the amorphous active layer 114 as shown in FIG. 14C, the amorphous active layer is crystallized to form a polysilicon active layer and the ions implanted in the active layer are activated. At this time, the crystallization energy is, for example, about 400 ~ 420mJ / cm. That is, the process is simplified by simultaneously performing crystallization and activation with crystallization energy. In addition, the activation efficiency is improved by activating the activation process performed by conventional activation energy with crystallization energy in the absence of the gate electrode.

도 12c를 참조하면, 액티브층(114)이 형성된 하부기판(101) 상에 게이트절연막(112), 그 게이트절연막(112) 상에 액티브층의 채널영역(114C)과 중첩되도록 게이트전극(106)이 형성된다.Referring to FIG. 12C, the gate electrode 106 is disposed on the lower substrate 101 on which the active layer 114 is formed, and overlaps the channel region 114C of the active layer on the gate insulating layer 112. Is formed.

이를 위해, 하부기판(101) 상에 SiO2의 절연물질이 전면 증착됨으로써 게이트절연막(112)이 형성된다. 게이트절연막(112)이 형성된 하부기판(101) 상에 게이트금속층이 전면 증착된 후 포토리소그래피과 식각공정에 의해 게이트금속층이 패터닝됨으로써 게이트전극(106)이 형성된다. 여기서, 게이트금속층은 알루미늄(Al), 알루미늄/네오듐(Al/Nd) 등을 포함하는 알루미늄계 금속이 이용된다.To this end, a gate insulating film 112 is formed by depositing an insulating material of SiO 2 on the lower substrate 101. After the gate metal layer is entirely deposited on the lower substrate 101 on which the gate insulating layer 112 is formed, the gate metal layer 106 is formed by patterning the gate metal layer by photolithography and etching processes. Here, an aluminum-based metal including aluminum (Al), aluminum / nedium (Al / Nd), or the like is used as the gate metal layer.

도 12d를 참조하면, 액티브층의 소스영역(114S) 및 드레인영역(114D)을 노출시키는 소스접촉홀(124S) 및 드레인접촉홀(124D)이 형성된다.Referring to FIG. 12D, a source contact hole 124S and a drain contact hole 124D exposing the source region 114S and the drain region 114D of the active layer are formed.

이를 위해, 게이트전극이 형성된 게이트절연막(112) 상에 절연물질이 전면 증착됨으로써 층간절연막(126)이 형성된다. 층간절연막(126)은 게이트절연막(112)과 동일한 무기절연물질 또는 유기절연물질로 형성된다. 이 후 층간절연막(126)과 게이트절연막(112)이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 액티브층의 소스영역(114S)과 드레인영역(114D)을 각각 노출시키는 소스접촉홀(124S)과 드레인접촉홀(124D)이 형성된다.To this end, an interlayer insulating film 126 is formed by depositing an insulating material on the gate insulating film 112 on which the gate electrode is formed. The interlayer insulating film 126 is formed of the same inorganic insulating material or organic insulating material as the gate insulating film 112. Afterwards, the interlayer insulating film 126 and the gate insulating film 112 are patterned by a photolithography process and an etching process to expose the source contact hole 124S and the drain that expose the source region 114S and the drain region 114D of the active layer, respectively. The contact hole 124D is formed.

도 12e를 참조하면, 층간절연막(126) 상에 액티브층의 소스영역(114S) 및 드레인영역(114D) 각각과 접속되는 소스전극(108) 및 드레인전극(110)이 형성된다.Referring to FIG. 12E, a source electrode 108 and a drain electrode 110 connected to each of the source region 114S and the drain region 114D of the active layer are formed on the interlayer insulating layer 126.

이를 위해, 소스접촉홀(124S) 및 드레인접촉홀(124D)이 형성된 하부기판(101) 상에 데이터금속층이 전면 증착된 후 포토리소그래피공정과 식각공정에 의해 데이터금속층이 패터닝됨으로써 소스 및 드레인전극(108,110)이 형성된다. 소스전극(108)은 소스접촉홀(124S)을 통해 액티브층의 소스영역(114S)과 접촉되며, 드레인전극(110)은 드레인접촉홀(124D)을 통해 액티브층의 드레인영역(114D)과 접촉된다.To this end, after the data metal layer is entirely deposited on the lower substrate 101 on which the source contact hole 124S and the drain contact hole 124D are formed, the data metal layer is patterned by a photolithography process and an etching process so that the source and drain electrodes ( 108,110 are formed. The source electrode 108 contacts the source region 114S of the active layer through the source contact hole 124S, and the drain electrode 110 contacts the drain region 114D of the active layer through the drain contact hole 124D. do.

도 12f를 참조하면, 소스 및 드레인전극(108,110)이 형성된 하부기판(101) 상에 드레인전극(110)을 노출시키는 화소접촉홀(120)을 갖는 보호막(118)이 형성된다.Referring to FIG. 12F, a passivation layer 118 having a pixel contact hole 120 exposing the drain electrode 110 is formed on the lower substrate 101 on which the source and drain electrodes 108 and 110 are formed.

이를 위해, 소스 및 드레인전극(108,110)이 형성된 하부기판(101) 상에 절연물질이 전면 증착됨으로써 보호막(118)이 형성된다. 보호막(118)은 게이트절연막과 동일한 무기물질 또는 유기물질이 이용된다. 이 후 보호막(118)이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 드레인전극(110)을 노출시키는 화소접촉홀(120)이 형성된다.To this end, a protective film 118 is formed by depositing an insulating material on the lower substrate 101 on which the source and drain electrodes 108 and 110 are formed. The passivation layer 118 is made of the same inorganic material or organic material as the gate insulating film. Thereafter, the protective layer 118 is patterned by a photolithography process and an etching process to form a pixel contact hole 120 exposing the drain electrode 110.

도 12g를 참조하면, 화소접촉홀(120)을 갖는 보호막(118)이 형성된 하부기판(101) 상에 드레인전극(110)과 접촉되는 화소전극(122)이 형성된다.Referring to FIG. 12G, the pixel electrode 122 contacting the drain electrode 110 is formed on the lower substrate 101 on which the passivation layer 118 having the pixel contact hole 120 is formed.

이를 위해, 보호막(118)이 형성된 하부기판(101) 상에 투명전도성물질이 전면 증착된 후 포토리소그래피공정과 식각공정에 의해 투명전도성물질이 패터닝됨으로써 화소전극(122)이 형성된다. 화소전극(122)은 화소접촉홀(120)을 통해 TFT의 드레인전극(110)과 전기적으로 접속된다. To this end, the transparent conductive material is entirely deposited on the lower substrate 101 on which the protective layer 118 is formed, and then the transparent conductive material is patterned by a photolithography process and an etching process to form the pixel electrode 122. The pixel electrode 122 is electrically connected to the drain electrode 110 of the TFT through the pixel contact hole 120.

상술한 바와 같이, 본 발명에 따른 액정표시패널 및 그 제조방법은 게이트전극을 형성하기 전에 액티브층의 채널영역, 엘디디영역, 소스영역 및 드레인영역이 형성됨으로써 활성화공정과 결정화공정이 결정화에너지로 동시에 진행되어 공정이 단순해진다. 또한, 단차진 포토레지스트패턴을 마스크로 n+이온을 주입하여 소스영역, 드레인영역 및 엘디디영역을 형성함으로써 n-이온 주입공정을 줄일 수 있어 공정이 단순해지며 제작비용을 줄일 수 있다. 또한, 결정화에너지로 활성화공정이 진행됨으로써 활성화효율이 높아지며 게이트전극을 형성하기 전에 활성화공정이 진행됨으로써 게이트전극의 손상이 방지된다. As described above, the liquid crystal display panel and the method of manufacturing the same according to the present invention form the channel region, the LED region, the source region, and the drain region of the active layer before forming the gate electrode, so that the activation process and the crystallization process are converted into crystallization energy. At the same time, the process is simplified. In addition, by implanting n + ions using a stepped photoresist pattern as a mask to form a source region, a drain region, and an LED region, the n-ion implantation process can be reduced, thereby simplifying the process and reducing the manufacturing cost. In addition, the activation process is increased by the crystallization energy to increase the activation efficiency, and the activation process is performed before the gate electrode is formed, thereby preventing damage to the gate electrode.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 종래 박막트랜지스터 어레이 기판을 나타내는 단면도이다.1 is a cross-sectional view illustrating a conventional thin film transistor array substrate.

도 2a 내지 도 2i는 도 1에 도시된 박막트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이다.2A to 2I are cross-sectional views illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 1.

도 3a 및 도 3b는 본 발명에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도 및 단면도이다.3A and 3B are a plan view and a cross-sectional view illustrating a thin film transistor array substrate according to the present invention.

도 4a 및 도 4b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제1 마스크공정을 나타내는 평면도 및 단면도이다.4A and 4B are plan views and cross-sectional views illustrating a first mask process in a method of manufacturing a thin film transistor array substrate according to a first embodiment of the present invention.

도 5a 및 도 5b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제2 마스크공정을 나타내는 평면도 및 단면도이다.5A and 5B are plan views and cross-sectional views illustrating a second mask process in a method of manufacturing a thin film transistor array substrate according to a first embodiment of the present invention.

도 6a 내지 도 6c는 도 5a 및 도 5b에 도시된 제2 마스크공정을 상세히 나타내는 단면도이다.6A to 6C are cross-sectional views illustrating in detail the second mask process illustrated in FIGS. 5A and 5B.

도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제3 마스크공정을 나타내는 평면도 및 단면도이다.7A and 7B are plan views and cross-sectional views illustrating a third mask process in the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention.

도 8a 및 도 8b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제4 마스크공정을 나타내는 평면도 및 단면도이다.8A and 8B are plan views and cross-sectional views illustrating a fourth mask process in the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention.

도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제5 마스크공정을 나타내는 평면도 및 단면도이다.9A and 9B are plan and cross-sectional views illustrating a fifth mask process in the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention.

도 10a 및 도 10b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제6 마스크공정을 나타내는 평면도 및 단면도이다.10A and 10B are plan views and cross-sectional views illustrating a sixth mask process in the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention.

도 11a 및 도 11b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제7 마스크공정을 나타내는 평면도 및 단면도이다.11A and 11B are plan views and cross-sectional views illustrating a seventh mask process in the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention.

도 12a 내지 도 12g는 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법을 순차적으로 나타내는 단면도이다.12A to 12G are cross-sectional views sequentially illustrating a method of manufacturing a thin film transistor array substrate according to a second embodiment of the present invention.

도 13a 내지 도 13d는 도 12b에 도시된 제2 마스크공정을 상세히 나타내는 단면도이다.13A to 13D are cross-sectional views illustrating in detail the second mask process illustrated in FIG. 12B.

도 14a 내지 도 14c는 도 12c에 도시된 제3 마스크공정을 상세히 나타내는 단면도이다. 14A to 14C are cross-sectional views illustrating the third mask process illustrated in FIG. 12C in detail.

< 도면의 주요부분에 대한 설명><Description of Main Parts of Drawing>

1,101 : 기판 6,106 : 게이트전극1,101 substrate 6,106 gate electrode

8,108 : 소스전극 10,110 : 드레인전극8,108 source electrode 10,110 drain electrode

12,112 : 게이트절연막 14,114 : 액티브층12,112: gate insulating film 14,114: active layer

16,116 : 버퍼막 18,118 : 보호막16,116: buffer film 18,118: protective film

20,120 : 화소접촉홀 22,122 : 화소전극 20,120: pixel contact hole 22,122: pixel electrode

26,126 : 층간절연막 30,130 : 박막트랜지스터26,126: interlayer insulating film 30,130: thin film transistor

102 : 게이트라인 104 : 데이터라인 102: gate line 104: data line

Claims (8)

기판 상에 소스영역, 드레인영역, 채널영역 및 엘디디영역을 갖는 아몰퍼스 실리콘형 액티브층을 형성하는 단계와;Forming an amorphous silicon type active layer having a source region, a drain region, a channel region and an LED region on the substrate; 상기 아몰퍼스 실리콘형 액티브층을 결정화에너지로 결정화함과 동시에 활성화하여 폴리실리콘형 액티브층을 형성하는 단계와;Crystallizing the amorphous silicon type active layer with crystallization energy and simultaneously activating to form a polysilicon type active layer; 상기 액티브층의 채널영역과 절연되게 중첩되는 게이트전극을 형성하는 단계와;Forming a gate electrode insulated from and overlapping the channel region of the active layer; 상기 소스영역 및 드레인영역과 각각 접속되는 소스전극 및 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.And forming a source electrode and a drain electrode connected to the source region and the drain region, respectively. 제 1 항에 있어서,The method of claim 1, 상기 결정화에너지는 약 400~420mJ/cm인 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.The crystallization energy is a method of manufacturing a thin film transistor array substrate, characterized in that about 400 ~ 420mJ / cm. 제 1 항에 있어서,The method of claim 1, 상기 기판 상에 소스영역, 드레인영역, 채널영역 및 엘디디영역을 갖는 아몰퍼스형 액티브층을 형성하는 단계는Forming an amorphous active layer having a source region, a drain region, a channel region, and an LED region on the substrate; 상기 기판 상에 아몰퍼스 실리콘 패턴을 형성하는 단계와; Forming an amorphous silicon pattern on the substrate; 상기 아몰퍼스 실리콘 패턴을 일부 노출시키며 제1 및 제2 높이를 갖는 단차진 포토레지스트패턴을 형성하는 단계와;Forming a stepped photoresist pattern partially exposing the amorphous silicon pattern and having first and second heights; 상기 포토레지스트패턴의 두께에 따라 주입량이 다르게 상기 아몰퍼스 실리콘패턴에 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.And implanting impurities into the amorphous silicon pattern in a different injection amount according to the thickness of the photoresist pattern. 제 1 항에 있어서,The method of claim 1, 상기 포토레지스트패턴의 두께에 따라 주입량이 다르게 상기 아몰퍼스 실리콘패턴에 불순물을 주입하는 단계는Injecting impurities into the amorphous silicon pattern with a different injection amount according to the thickness of the photoresist pattern 상기 포토레지스트패턴에 의해 노출된 아몰퍼스 실리콘패턴에 제1 주입량의 불순물이 주입되어 소스영역 및 드레인영역이 형성되며, 상기 제2 높이를 갖는 포토레지스트패턴과 중첩되는 아몰퍼스 실리콘패턴에 제1 주입량보다 적은 제2 주입량의 불순물이 주입되어 엘디디영역이 형성되며, 상기 제1 높이를 갖는 포토레지스트패턴과 중첩되는 아몰퍼스 실리콘패턴에 불순물이 비주입되어 채널영역이 형성되는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.A first implanted amount of impurities are implanted into the amorphous silicon pattern exposed by the photoresist pattern to form a source region and a drain region, and less than the first implanted amount to the amorphous silicon pattern overlapping the photoresist pattern having the second height. And forming an LED region by implanting impurities of a second injection amount, and implanting an impurity into an amorphous silicon pattern overlapping the photoresist pattern having the first height, thereby forming a channel region. Method of manufacturing a transistor array substrate. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 주입량은 약 1~2×1015/㎠ 농도를 가지며, 제2 주입량은 약 1012~4×1013/㎠ 농도를 가지는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.The first injection amount has a concentration of about 1 ~ 2 × 10 15 / ㎠, The second injection amount has a concentration of about 10 12 ~ 4 × 10 13 / ㎠ concentration manufacturing method of a thin film transistor array substrate. 제 1 항에 있어서,The method of claim 1, 상기 기판 상에 소스영역, 드레인영역, 채널영역 및 엘디디영역을 갖는 액티브층을 형성하는 단계는Forming an active layer having a source region, a drain region, a channel region and an LED region on the substrate is 상기 기판 상에 아몰퍼스 실리콘막을 형성하는 단계와;Forming an amorphous silicon film on the substrate; 상기 아몰퍼스 실리콘막 상에 단차진 제1 포토레지스트패턴을 형성하는 단계와;Forming a stepped first photoresist pattern on the amorphous silicon film; 상기 제1 포토레지스트패턴을 마스크로 상기 아몰퍼스 실리콘막을 식각하여 아몰퍼스 실리콘패턴을 형성하는 단계와;Etching the amorphous silicon film using the first photoresist pattern as a mask to form an amorphous silicon pattern; 상기 제1 포토레지스트패턴을 에싱하여 상기 에싱된 제1 포토레지스트패턴을 마스크로 상기 아몰퍼스 실리콘패턴에 제1 불순물을 주입하여 채널영역 및 엘디디영역을 갖는 아몰퍼스 실리콘패턴을 형성하는 단계와;Etching the first photoresist pattern to inject a first impurity into the amorphous silicon pattern using the first photoresist pattern as a mask to form an amorphous silicon pattern having a channel region and an LED region; 상기 아몰퍼스 실리콘패턴 상에 상기 엘디디영역을 일부 노출시키는 제2 포토레지스트패턴을 형성하는 단계와;Forming a second photoresist pattern partially exposing the LED area on the amorphous silicon pattern; 상기 제2 포토레지스트패턴을 마스크로 이용하여 상기 노출된 엘디디영역에 제2 불순물을 주입하여 소스영역 및 드레인영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.And forming a source region and a drain region by injecting a second impurity into the exposed LED region using the second photoresist pattern as a mask. 제 1 항에 있어서, The method of claim 1, 상기 액티브층과 상기 게이트전극을 사이에 게이트절연막을 형성하는 단계와;Forming a gate insulating film between the active layer and the gate electrode; 상기 게이트전극과 소스전극 및 드레인전극 사이에 층간절연막을 형성하는 단계와;Forming an interlayer insulating film between the gate electrode and the source electrode and the drain electrode; 상기 소스전극 및 드레인전극을 덮도록 상기 층간절연막 상에 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.And forming a protective film on the interlayer insulating film to cover the source electrode and the drain electrode. 제 1 항에 있어서,The method of claim 1, 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.And forming a pixel electrode connected to the drain electrode.
KR1020030071704A 2003-10-15 2003-10-15 Method of Fabricating Thin Film Transistor Array Substrate KR101022623B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030071704A KR101022623B1 (en) 2003-10-15 2003-10-15 Method of Fabricating Thin Film Transistor Array Substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030071704A KR101022623B1 (en) 2003-10-15 2003-10-15 Method of Fabricating Thin Film Transistor Array Substrate

Publications (2)

Publication Number Publication Date
KR20050036126A true KR20050036126A (en) 2005-04-20
KR101022623B1 KR101022623B1 (en) 2011-03-16

Family

ID=37239400

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030071704A KR101022623B1 (en) 2003-10-15 2003-10-15 Method of Fabricating Thin Film Transistor Array Substrate

Country Status (1)

Country Link
KR (1) KR101022623B1 (en)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3092634B2 (en) * 1991-11-29 2000-09-25 カシオ計算機株式会社 Method for manufacturing thin film transistor
JPH09107102A (en) 1995-10-09 1997-04-22 Sharp Corp Thin-film transistor and preparation thereof
KR100333276B1 (en) * 1999-05-20 2002-04-24 구본준, 론 위라하디락사 TFT of LCD device and the same methode

Also Published As

Publication number Publication date
KR101022623B1 (en) 2011-03-16

Similar Documents

Publication Publication Date Title
US7407841B2 (en) Liquid crystal display panel and method of fabricating thereof
US8158982B2 (en) Polysilicon thin film transistor device with gate electrode thinner than gate line
US20080197356A1 (en) Thin film transistor substrate and method of manufacturing the same
KR20070002933A (en) Poly thin film transistor substrate and method of fabricating the same
KR100900404B1 (en) Method Of Fabricating Liquid Crystal Display
US6991974B2 (en) Method for fabricating a low temperature polysilicon thin film transistor
KR101136296B1 (en) Thin Film Transistor Of Poly Silicon Type, Thin Film Transistor Substrate Having Thereof, And Method of Fabricating The Same
KR101265331B1 (en) Thin film transistor and method for fabricating thereof and method for fabricating liquid crystal display device having thereof
KR101022623B1 (en) Method of Fabricating Thin Film Transistor Array Substrate
KR101057902B1 (en) Manufacturing method of liquid crystal display device
KR20050046164A (en) Thin film transistor array substrate and manufacturing method of the same
KR100939918B1 (en) Liquid crystal display panel and fabricating method thereof
KR100989253B1 (en) Liquid crystal display panel and fabricating method thereof
KR100959989B1 (en) Liquid crystal display panel and fabricating method thereof
US20060164566A1 (en) Display pixel, display apparatus having an image pixel and method of manufacturing display device
KR101392330B1 (en) Thin display panel and method for fabricating thereof
KR100926099B1 (en) Fabricating method of liquid crystal display panel
KR100947778B1 (en) Method of fabricating liquid crystal display device
KR20050100843A (en) Thin film transistor array substrate of poly-sillicon type and fabricating method thereof
KR101001983B1 (en) Apparatus Of Fabricating Liquid Crystal Display Panel
KR20080048684A (en) Thin film transistor, thin film transistor array substrate and method for fabricating thereof using the same
KR20050064298A (en) Liquid crystal display and fabricating method thereof
KR101256674B1 (en) Thin film transistor and method for fabricating thereof and method for fabricating liquid crystal display device having thereof
KR20050001940A (en) Liquid crystal display panel and fabricating method thereof
KR20050046171A (en) Liquid crystal display panel and fabricating method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160226

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180213

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20200219

Year of fee payment: 10