KR20050027008A - 자기 저항 효과 소자와 그 제조 방법 및 자기 메모리장치와 그 제조 방법 - Google Patents

자기 저항 효과 소자와 그 제조 방법 및 자기 메모리장치와 그 제조 방법 Download PDF

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Abstract

스핀 주입 자화 반전에 있어서의 반전 전류 밀도를 1 MA／cm2대 이하로 절감 함으로써, TMR막을 이용한 메모리 소자를 절연 파괴하지 않고, 소자 선택용 FET를 브레이크다운(breakdown)하지 않고, 랜덤 액세스(access) 자기 메모리에 있어서의 스핀 주입 자화 반전을 가능하게 한다.
자기 저항 효과 소자의 기억층은, 포화 자화의 값이 500 GA／m4 ~ 800 GA／m4의 자성막으로 이루어지는 것을 특징으로 하는 자기 저항 효과 소자이며, 예를 들면, 기억층은, 코발트, 철, 니켈중 1종 이상의 자성 원소를 포함한 자성막으로 이루어지며, 이 자성막은 비자성 원소도 포함하고, 비자성 원소는 5 at％이상 50 at％이하의 비율로 포함되는 것이며, 상기 기억층을 구비한 메모리 셀은 단순히 자구화(磁區化) 되어 있는 것이다.

Description

자기 저항 효과 소자와 그 제조 방법 및 자기 메모리 장치와 그 제조 방법 {Magnetoresistive effect device, method of manufacturing the same and magnetic memory apparatus, method of manufacturing the same}
본 발명은, 스핀 주입 자화 반전에 있어서의 반전 전류 밀도를 절감하고, 터널 자기 저항(이하, TMR이라고 하는, TMR는 Tunnel Magneto Resistance의 약어.) 막을 이용한 메모리 소자가 절연 파괴를 일으키지 않고, 선택용 소자(예를 들면, 전계 효과 트랜지스터(이하, FET라고 하는, FET는 Field Effect Transistor의 약어.))가 브레이크다운 하지 않고 스핀 주입 자화 반전이 가능해지는 자기 저항 효과 소자 및 자기 메모리 장치에 관한 것이다.
종래의 자기 메모리 장치에서는, 자기 저항 효과 소자의 자화 반전은, 자기 저항 효과 소자를 끼우고 입체적으로 교차(예를 들면 직교)하도록 배치한 전류선 가운데, 자기 저항 효과 소자로 부터 전기적 절연을 유지해 배치한 전류선으로 부터 생기는 전류 자계에 의해 행해지고 있다(예를 들면, 특허문헌 1 참조.). 그러나, 용량을 높이기 위해 메모리 셀을 작게 하면 반전 자계가 급격하게 증가하고, 그것에 수반하는 필요 전류도 급격하게 증가하는 문제가 있다. 또, 메모리 셀의 사이즈가, 용량을 기가비트(Gbit)를 초과하기 위해 필요한 200 nmφ이하로 하면, 기입에 필요한 전류값이 배선의 허용 전류 밀도의 상한을 초과하고, 이미, 기입이 곤란하게 된다고 하는 문제가 있다.
이것에 대해, 스핀 주입 자화 반전을 이용한 자기 메모리 장치에서는, 메모리 셀 사이즈가 작아질 수록 자화 반전에 필요한 전류가 작아지는 특징이 있고, 대용량 자기 메모리의 제작에 매우 적합하다(예를 들면, 특허 문헌 2 참조).
[특허 문헌 1] 특개 2002-246566호 공보
　　[특허 문헌 2] 특원 2003－48614호 공보
해결하려고 하는 문제점은, 현재 상태로는, 스핀 주입 자화 반전은 10 MA/cm2대의 전류밀도가 필요하고, TMR막을 이용한 소자의 절연 파괴, 소자 선택용 FET의 브레이크다운 등이 생기는 점이 있다. 또, 메모리 셀의 사이즈(≡면적)를 작게 함으로써 반전 전류를 내리는 것이 보고되고 있지만, 메모리 셀의 면적 감소에 수반하여 소자 저항이 증가하기 때문에, 전류와 저항의 곱인 필요 전압은 절감 할 수 없는 점이 있다. 반전을 위한 전류밀도를 절감 하는 것이 필요한 것으로, 셀 사이즈를 수μm의 오더로 다(多)자구화 하여, 막면수직에 흐르는 전류가 생성하는 전류 자계를 이용해 자화 반전함으로써 1 MA／cm2대의 전류 밀도로 자화 반전하는 것도 보고되고 있지만, 반전 전류가 수십 mA로 크고, 또, 셀 사이즈가 크기 때문에 메모리의 대용량화를 할 수 없다고 하는 문제가 있다.
본 발명의 자기 저항 효과 소자는, 기억층이 500 GA／m4 ~ 800 GA／m4로 되는 포화 자화의 값을 가지는 자성막으로 되는 것을 가장 주요한 특징으로 한다.
본 발명의 자기 저항 효과 소자의 제조 방법은, 정보를 기억하는 참조층으로 되는 자성층과, 비자성층과, 기억층으로 되는 자성층과의 적층 구조를 형성하는 자기 저항 효과 소자의 제조 방법이고, 상기 기억층을 포화 자화의 값이 500 GA／m4 ~ 800 GA／m4로 되는 자성막으로 형성하는 것을 가장 주요한 특징으로 한다.
본 발명의 자기 메모리 장치는, 자기 저항 효과 소자에 기억된 정보를 판독하기 위한 판독 소자에 접속되는 전극과, 상기 전극 상방을 지나는 비트선과, 스핀 주입 자화 반전 (막면수직에 편극 스핀 전류를 주입하는 것으로써 자화 반전시키는 것)을 이용하여 정보를 기억 하는 것으로 참조층이 되는 자성층과 비자성층과 기억층이 되는 자성층과의 적층 구조를 가지는 동시에 상기 전극과 전기 비트선에 접속하는 자기 저항 효과 소자를 구비하고, 상기 기억층은, 포화 자화의 값이 500 GA／m4 ~ 800 GA／m4의 자성막으로 되는 것을 가장 주요한 특징으로 한다.
자기 저항 효과 소자에 기억된 정보를 판독하기 위한 판독 소자에 접속되는 전극과, 상기 전극 상방을 지나는 비트선과, 스핀 주입 자화 반전을 이용하여 정보를 기억하는 것으로 참조층이 되는 자성층과 비자성층과 기억층이 되는 자성층과의 적층 구조를 가지는 동시에 상기 전극과 상기 비트선에 접속하는 자기 저항 효과 소자를 구비한 자기 메모리 장치의 제조 방법에 있어서, 상기 기억층을, 포화 자화의 값이 500 GA／m4 ~ 800 GA／m4로 되는 자성막으로 형성하는 것을 가장 주요한 특징으로 한다.
스핀 주입 자화 반전에 있어서의 반전 전류 밀도를 1 MA／cm2대 이하로 절감 하는 것에 의해, TMR막을 이용한 메모리 소자를 절연 파괴하지 않고, 소자 선택용 FET를 브레이크다운하지 않고, 랜덤 액세스 자기 메모리에 있어서의 스핀 주입 자화 반전을 가능하게 하는 목적을, 자기 저항 효과 소자의 기억층을 500 GA／m4 ~ 800 GA／m4의 포화 자화값을 가지는 자성막으로 함으로써 실현된다.
[ 실시예 1]
본 발명의 자기 저항 효과 소자와 관련되는 하나의 실시예를, 도 1의 개략 구성 단면도에 의해서 설명한다
도 1에 나타낸 바와 같이, 자기 저항 효과 소자(1)는, 상하에 비자성 전극을 갖는 CPP(Current Perpendicular to Plane)－GMR막으로 구성되어 있다. GMR막( 10)은, 강자성막으로 이루어지는 참조(자화 고정)층(11), 강자성막으로 이루어지는 기억(자화 반전)층(12)과 참조층(11)과 기억층(12)에 끼워지고 있는 비자성체로 이루어지는 스페이서(spacer)(13)로 이루어진다. 이 스페이서(13)는, 예를 들면 동(Cu)막으로 형성되어 있다. 상기 참조층(11)은, 항상 상기 기억층(12)보다 두껍게 형성되어 있는 것이 필요하다. 기억층(12)의 두께는, 그것을 구성하는 재료에도 의존하지만, 1nm ~ 10nm, 바람직하게는 2nm ~ 6nm로 한다. 상기 참조층(11)의 두께는, 재료에도 의존하지만, 예를 들면 4 nm 이상 필요하고, 상한은 특별히 없지만, 가공 하기 쉬움 등을 고려해 1μm 이하로 하는 것이 바람직하다. 상기 스페이서(13)의 두께는, 참조층(11)으로 기억층(12)과의 사이의 자기 적층간 결합(네루 결합 및 RKKY(Ruderman-Kittel-Kasuya-Yoshida) 목표 상호작용)의 영향을 배제할 수 있는 필요 최소의 두께로 한다. 예를 들면 5nm 이상 100nm 이하, 바람직하게는 6nm 이상 10nm 이하로 한다. 또 상기 기억층(12) 위에는 캡층(14)이 형성되어 있다.
통상, 자성막을 가공하려면 이온미링이 이용된다. 이온미링은, 참조층(11)／기억층(12)층간의 정자결합(막단부로부터의 누설 자계에 의한 반강자성적 결합)을 방지하기 위해, 하층 자성막의 참조층(11) 표면에서 정지한다. 이 구조에서는, 기억층(12)이 강한 형상 자기 이방성을 가지기 위해, 막두께가 두꺼운 참조층(11)보다 보자력(Hc)이 높아진다. 즉, 외부 자계에 대해서는, 기억층(12)보다 참조층(11)이 자기적으로 부드러워진다(자화 반전하기 쉽다). 그러나, 전류 주입에 대해서는, 막두께가 두꺼운 참조층(11)의 자화 방향은 변화하지 않고, 스핀 필터가 되어 편극스핀 전류를 만들어, 기억층(12)에 대한 스핀 주입원이 되는 것에 유의해야 한다. 이 의미로, 참조층(11)은, 자화 고정층으로 불린다. 전류는 GMR막(10) 면에 수직으로 흐르게 하고, 전자를 얇은 자성막으로 이루어지는 기억층(12)로부터 두꺼운 자성막으로 이루어지는 참조층(11)에 흐르게 하는 경우(화살표 방향)를 전류의 정방향이라고 정의한다.
게다가 상기 GMR막(10)은 하부 전극(21)상에 형성되어 있고, GMR막(10)의 참조층(11)이 하부 전극(21)상에서 접속되어 형성되어 있다. 또, 상기 스페이서(13), 기억층(12) 및 캡층(14)은, 상기 참조층(12)상에 형성되어 있는 절연막(31)에 의해 매립 되어 있고, 그 절연막(31)에는 상기 캡층(14)상을 개구(開口)하는 개구부(32)가 형성되어 있다. 그리고 그 개구부(32)를 통해서 상기 GMR막(10)의 캡층(14)에 접속하는 상부 전극(22)이 상기 절연막(31)상에 형성되어 있다.
상기 기억층(12)은, 포화 자화(Ms)가 500 GA／m4 이상 800 GA／m4 이하가 되는 자성막으로 형성되어 있다. 그러한 자성막으로서는, 예를 들면 코발트(Co), 철(Fe), 니켈(Ni)중 1종 이상의 자성 원소를 포함한 자성막이 있고, 그 자성막은, 예를 들면 비자성 원소를 포함하는 것으로 이루어진다. 이 비자성 원소는, 탄 탈(Ta), 붕소(B), 크롬(Cr), 백금(Pt), 실리콘(Si), 탄소(C), 질소(N)중 1종 이상으로 이루어지며, 예를 들면 5 at％ 이상 50 at％ 이하의 비율로 포함된다. 덧붙여 기억층(12)(자성막 120)의 상세한 일례는 후술 한다.
또, 상기 기억층(12)을 구비한 메모리 셀은 단순히 자구화 되어 있다.
상기 자기 저항 효과 소자(1)에서는, 상기 기억층(12)으로의 정보 기록을 스핀 주입 자화 반전(막면수직에 편극스핀 전류를 주입하는 것으로써 자화 반전시킨다)에 의해 행한다. 그 때의 스핀 주입 자화 반전의 전류 밀도는 0.1MA／cm2 이상 1MA／cm2 이하로 하고 있다.
상기 자기 저항 효과 소자(1)는, 100 nmφ의 초미세 메모리 셀을 갖고, 이것에 의해, 「발명의 효과」의 항목에 기재한 바와 같은 발명 효과가 나타난다. 미세화의 주된 이유의 하나는, 셀의 단순한 자구화이다. 이것에 의해 양호한 스핀 주입 자화 반전 특성을 얻을 수 있다. 일반적으로, 셀 사이즈를 자벽폭보다 작게 하는 것이 필요하며, 예를 들어 철(Fe)의 경우, 자벽폭은 130nm정도이다. 마이크로마그네틱스의 시뮬레이션에 의하면, 애스펙트(aspect)비(긴 축／짧은 축) 1.5, 막두께 3nm의 직사각형 셀의 경우, 짧은 축 길이 50nm이하에서는 거의 완전히 단순한 자구 상태로 된다. 상기 이유에 더하여 막면수직에 흐르는 전류에 의한 유도 자계의 영향을 억제하는 목적이 있다. 자성막 셀의 크기가 100nmφ정도 이하이면, 자기 모멘트에 작용하는 토크는, 주입 전류가 만드는 자계보다 스핀 토크의 방향이 지배적으로 되는 것이 보고되고 있다. 이 외, 셀 면내에 있어서의 주입 전류 분포 및 줄(joule) 열의 온도 분포의 균일화에 목적이 있다. 또, 자화 반전 전류는 자성막 셀의 체적에 비례하기 위해, 셀 사이즈의 미세화는 반전 전류의 절감에 관련, 소자로서의 전력 절약화와 동시에, 전류 자계의 발생 및 발열을 억제하게 된다. 덧붙여 자성막 셀을 메모리로서 이용하기 위해, 면내 형상을 대체로 타원 형상으로 하여 1축이방성을 부여하였다.
[실시예 2]
다음에, 본 발명의 자기 저항 효과 소자의 제조 방법에 관련되는 하나의 실시예를, 도 2에 의해서 설명한다. 도 2에서는, 일례로서, 레지스터 마스크를 이용하는 미링법에 의해 자기 저항 효과 소자를 제작하는 일례를 나타낸다.
도시는 하지 않지만, 기판상에 하부 전극을 형성하여, 또한 도 2(1)에 나타낸 바와 같이, 하부 전극(도시하지 않음) 상에 참조층(11)을 자성막으로 형성한다. 또한 스페이서가 되는 동(Cu)막(130), 기억층이 되는 자성층(120)을 적층하여 형성한다. 이 자성층(120)은, 포화 자화(Ms)가 500 GA／m4 이상 800 GA／m4 이하가 되는 자성막으로 형성되어 있다. 그와 같은 자성막으로서는, 예를 들면 코발트(Co), 철(Fe), 니켈(Ni) 중 1종 이상의 자성 원소를 포함한 자성막이 있으며, 그 자성막은, 예를 들면 비자성 원소를 포함한 것으로 이루어진다. 이 비자성 원소는, 탄탈(Ta), 붕소(B), 크롬(Cr), 백금(Pt), 실리콘(Si), 탄소(C), 질소(N)중 1종 이상으로 이루어지며, 예를 들면 5at％ 이상 50at％ 이하의 비율로 포함된다. 또한, 도시는 하고 있지 않지만, 자성층(120)상에 캡층이 되는 도전막을 형성해도 좋다. 또한, 기억층(12)(자성막 120)의 상세한 일례는 후술 한다.
그 후, 자성층(120)상에 레지스트막(41)을 형성한다. 이 레지스트막(41)에는, 일례로서 네가티브형의 레지스트를 이용하였다. 그리고 리소그래피(lithography) 기술에 의해 상기 레지스트막(41)에 의해 패터닝(patterning) 한다. 여기에서는 전자선 리소그래피 기술(전자선 노광(露光), 현상 등)에 의해 패터닝을 행하였다.
그 결과, 도 2(2)에 나타낸 바와 같이, 미세한(지름 100nmφ오더) 마스크(42)를 형성한다. 실제로는, 상기 마스크(42)에, 일례로서 긴 지름은 95nm, 짧은 지름은 70nm의 대략 타원 형상으로 형성되어 있다. 이 마스크(42)를 이용하여, 예를 들면 이온미링에 의해 자성막(120)을 가공하여 기억층(12)을 형성한다. 상기 이온미링에서는, 예를 들면 아르곤 이온을 이용하였다.
다음에 도 2(3)에 나타낸 바와 같이, 기억층(12) 및 마스크(42)를 합한 높이보다 얇게, 절연막(31)을 형성하였다. 이 절연막(31)에는 예를 들면 산화 실리콘을 이용하였다. 그 후, 리프트(lift)오프(off) 방법을 행함으로써 상기 마스크(42)를 제거하는 것과 동시에, 마스크(42)상의 절연막(31)도 제거한다.
그 결과, 도 2(4)에 나타낸 바와 같이, 상기 절연막(31)의 마스크(42)〔상기 도 2(3) 참조〕가 제거된 부분에 개구부(32)가 형성되고, 그 개구부(32)에 기억층(12) 표면, 즉 상부 전극과의 접촉면이 노출된다.
그 후 도 2(5)에 나타낸 바와 같이, 상기 개구부(32)를 통해서 상기 기억층 (12)에 접속하는 상부 전극(22)을 절연막 (31)상에 형성한다. 이와 같이, 상부 전극(22)과 메모리 셀부의 기억층(12)과의 접촉을 셀프 얼라이먼트(alignment)로 행할 수 있는 것이 이 제조 방법의 이점이다.
다음에, 자기 저항 효과 소자(1)의 특성에 대해 말한다. 이하, 소자의 셀 사이즈는, 전부, 100nm 오더로 하고, 셀은 단순히 자구화하고 있는 것이다.
상기 기억층(12)에는 예를 들면 포화 자화가 500 GA／m4 ~ 600 GA／m4 의 두께가 2.5 nm의 Co－Fe－B계 합금을 이용하고, 참조층(12)에는 예를 들면 두께가 10nm의 코발트ㆍ철합금(Co－Fe10)을 이용하고, 스페이서(13)에는 예를 들면 두께가 6 nm의 동(Cu)을 이용한 GMR막(10)에서, 각종 크기는 대체로 타원형의 자성막 셀을 가지는 자기 저항 효과 소자를 제작하였다.
면내 사이즈가 130 ×100nm2의 자기 저항 효과 소자에서는 반전 전류가 0.6 mA정도, 면내 사이즈가 150 ×100nm2의 자기 저항 효과 소자에서는 반전 전류가 0.8 mA정도이며, 모두 전류 밀도는, 5 MA／cm2 ~ 6 MA／cm2였다. 종래예에 비해, 반전 전류, 전류 밀도는 모두 한 자리수 작아지고 있는 것을 확인할 수 있었다. Co－Fe－B 합금의 조성의 일례로서는, Co：30at％ 이상 80 at％ 이하, Fe：30at％ 이하, B：5at％ 이상 50 at％ 이하의 조성 범위가 바람직하다. 또한, 메모리 셀이 단순히 자구화 하여 1축 이방성이 붙어 있으면, 셀의 형상의 상세한 것은 문제 되지 않는다. 긴 축의 길이는 60nm ~ 200nm, 짧은 축의 길이는, 30nm ~ 100nm 정도의 범위에서 선택할 수 있지만, 형상 이방성(異方性)을 붙이기 위해, 긴 축≤짧은 축으로 하는 것이 바람직하다. 셀 사이즈가 하한 이하가 되면, 초상자성이 발현하여 메모리 기능을 유지할 수 없게 된다. 사이즈의 하한 값은, 자성 재료에 의존한다.
상기 자기 저항 효과 소자의 일례에서는, 기억층(12)의 자성막 재료로서 Co－Fe－B 합금을 이용했지만, 포화 자화의 값이 500 GA／m4 ~ 800 GA／m4 의 연자성 재료이면 어떤 재료도 이용할 수 있다. 먼저도 말한 것처럼, 기억층(12)을 구성하는 자성막의 조성으로서 자성 원소의 코발트(Co), 철(Fe), 니켈(Ni)중 하나 이상을 포함하며, 이것에, 적당한 비자성 원소(예를 들면 탄탈(Ta), 붕소(B), 크롬(Cr), 백금(Pt), 실리콘(Si), 탄소(C), 질소(N))중 하나 이상을 5 at％ ~ 50 at％ 포함하게 함으로써, 포화 자화의 값이 500 GA／m4 ~ 800 GA／m4 의 자성막을 얻는다. 예를 들어, Ni－Fe－Ta 합금, Fe－Si 합금, Co－Cr 합금 등이다. 또 막질은 결정질이라도 비정질이라도 상관없다. 또 다결정막이라도 단결정막이라도 상관없다.
또한, 기가비트(Gbit) 초과의 대용량 자기 메모리에 이용되는 200nmφ이하의 사이즈의 메모리 셀에 대해서는, 포화 자화 Ms＜500GA／m4 가 되는 조성의 기억층(12)의 자성막에서는, 메모리 셀의 열 요동 내성이 불충분하게 되면, 또, 포화 자화 Ms＞800GA／m4 의 기억층(12)의 자성막에서는, 기록에 필요한 전류 밀도가 10 MA／cm2 대 이상이 되어, 소비 전력의 절감을 할 수 없다. 또한, 상기 「열 요동」이란, 보존중에, 실온에 의해서 자화 방향이 요동하여, 기입 정보가 소실해 버리는 것을 말한다.
포화 자화(Ms)의 절감은 열 요동 내성의 저하로 연결 되지만, 포화 자화의 값이 500 GA／m4 ~ 800 GA／m4 의 범위이면, 메모리 셀의 형상 이방성을 높이는 것, 혹은 기억층의 자성막의 결정 자기 이방성을 높이는 것으로, 필요한 열 요동 내성을 유지할 수 있다.
상기 설명에서는, GMR막을 이용한 예를 설명했지만, 보다 자기저항 변화량이 큰 TMR막을 이용하는 것도 가능하다. 그 TMR막의 구성으로서는, 일례로서, 기초막／참조층이 되는 자성막／절연 장벽층(예를 들면, 두께가 1nm 이상 2nm 이하의 산화 알루미늄(Al2O3) 막)／기억층이 되는 자성막(예를 들면 두께가 2 nm 이상 5 nm 이하의 Co－Fe－B계 합금막)／보호막을 적층한 구성이다.
또, 상기 GMR막 및 TMR막은 보자력(保磁力) 차형(差型)인 것이지만, 참조층이 되는 자성막의 하부에 적당한 반강자성막(예를 들면, 백금 망간(PtMn) 합금막, 망간 이리듐(Mn－Ir) 합금막등)을 설치하여 참조층이 되는 자성막의 자화 방향을 고정(핀고정) 하는 스핀 밸브형으로 하여도 좋다.
상기 비자성막(13)은, GMR막의 경우, 일반적으로 동(Cu)이 이용되지만, 이것은, 자성 재료와의 조합에 의해 적절히 선택된다. TMR막의 경우, 일반적으로 산화 알루미늄(Al2O3)이 이용되지만, 저저항화(低抵抗化)를 위해서 Al－N, Al－N－Zr 등을 이용하는 것도 가능하다.
참조층(11)이 되는 자성막으로서는, 일반적으로 사용되고 있는 연자성 재료를 이용한다. 연자성 재료로서는, 예를 들면, 코발트(Co), 니켈철(Ni－Fe), 코발트철(Co－Fe), 코발트철붕소(Co－Fe－B) 등이 있다. 이 자성막은, 결정 재료에서도 비정질 재료에서도 좋고, 다결정막에서도, 단결정막에서도 좋다. 또한, 전술의 금속막 이외에, 각종 자성 반도체나 하프 메탈의 사용도 가능하다. 참조층의 자성막은, 단층막에서도 적층 페리 구조(강자성막／비자성층／강자성층의 반강자성적 결합한 2층 자성막구조)에서도 상관없다.
다음에, 비교예를 설명한다. 비교예의 GMR막 구성은, 예를 들면 기억층에는 두께가 40nm의 코발트ㆍ철합금(Co－Fe25)을 이용하고, 참조층에는 예를 들면 두께가 2.5nm의 코발트ㆍ철합금(Co－Fe25)을 이용하고, 스페이서에는 예를 들면 두께가 6nm의 동(Cu)을 이용한 GMR막(10)에서, 대체로 타원형의 자성막 셀을 가지는 자기 저항 효과 소자를 제작하였다.
자성막 셀의 면내 사이즈는, 긴 지름이 150nm이며, 짧은 지름이 85nm으로 대체로 타원형이다. 기억층의 자성막의 포화 자화는 약 1700 GA／m4 이다. 상기 구조를 가지는 스핀 주입 자화 반전 소자의 GMR 곡선 및 저항-전류 특성(R－I곡선)의 측정예를, 도 3(1), (2)에 나타낸다. R－I곡선은, 여기에서는 ＋16kA／m의 정자계하에서 측정한 예를 나타낸다. 또, 세로축은, 미분 저항이 있는 기준으로부터의 변화량으로서 표시되고 있다. 참조층 자화와 평행으로 자계를 인가하는 경우를 정 (＋) 자계로 한다.
도 3(1)에서 전형적인 보자력 차형 GMR 곡선을 얻을 수 있고, 양호한 CPP－GMR 소자가 형성되고 있는 것을 확인할 수 있다. 4 단자법으로 측정한 소자의 직류 저항값은 5Ω정도이며, GMR비는 2％ ~ 3％, 자성막 셀의 Hc는 약 40 kA／m이다.
도 3(2)에 나타내는 R－I곡선에는, 스핀 주입 자화 반전에 의한 명료한 히스테리시스(hysteresis)가 나타나 있다. 곡선은 전체적으로 오목형이 되고 있지만, 이것은, 줄 열에 의한 저항 증가라고 생각된다. 초기(I = 0mA) 자화 배열 상태를 평행으로 하여, 전류를 정방향으로 증가해 가면, 5.5mA ~ 6mA부근(Ic P →AP)에서 저항값의 불연속적인 증가가 일어나고, 자화 배열이 반평행 상태로 되는 것이 시사된다. 이후, 전류를 증가해도 배열은 반평행 상태를 유지한다. 전류를 감소해, 부방향으로 변하면,－0.5 mA부근(Ic AP→P)에서 저항값이 불연속적으로 감소해, 자화 배열이 반평행에서 평행 상태로 돌아온 것을 알 수 있다. 이후, 부전류의 영역에서는, 평행 상태를 유지한다. 외부 자계 제로에 있어서의 반전 전류는 6mA, 전류 밀도 (|Ic P→AP|／셀 면적)는 60 MA／cm2 정도(2개의 반전 전류 중 큰 쪽)이다.
[실시예 3]
본 발명의 자기 메모리 장치와 관련되는 하나의 실시예를 이하에 설명한다.
MRAM는, 자기 저항 효과를 이용한 새로운 불휘발성 고체 메모리의 하나이며, 고속동작, 저소비 전력, 저전압 동작, 1015회 이상의 고쳐 쓴 횟수, TMR 소자의 미세화나 적층화에 의한 대용량화 등, 뛰어난 잠재적 가능성을 가진다. MRAM의 대용량화(기가비트(Gbit) 초과)를 위해서는 메모리 셀 사이즈를 100nm 정도로까지 축소할 필요가 있다. 그런데, 도 4에 나타낸 바와 같이, 연자성 박막으로 형성된 메모리 셀의 자화 반전 자계는, 메모리 셀 사이즈의 축소에 거의 반비례 하여 증가한다. 이 때문에, 종래의 전류 자계에 의한 기입 방법에서는 기입 전류가 현저하게 증가하여, 사실상, 기입이 곤란해진다. 이것에 대해, 스핀 주입 자화 반전에 의하면, 반전에 필요한 전류는 셀 사이즈와 함께 감소하고, 대용량화와 함께 저소비 전력화를 기대할 수 있다.
또, 도 5에 나타낸 바와 같이, 스핀 주입 자화 반전에 의한 기입에서는, 전류 방향에 의해서 자화 방향("0", "1"정보)을 규정할 수 있다. 예를 들면, 도 5(1)에 나타낸 바와 같이, 참조층 자성막의 자화 방향과 기억층 자성막의 자화 방향이 동일 방향(도면 오른쪽 방향 화살표)일 때를 "0"정보로 하고, 도 5(2)에 나타낸 바와 같이, 참조층 자성막의 자화 방향(도면 오른쪽 방향 화살표)과 기억층 자성막의 자화 방향(도면 왼쪽 화살표)이 반대 방향 일 때를 "1"정보로 하는 것에 의해,"0", "1"의 정보를 규정할 수 있다.
다음에, 본 발명의 자기 저항 효과 소자를 이용한 스핀 주입 자화 반전 방법에 의한 자기 메모리 장치(MRAM)의 구조예를, 도 6의 개략 구성 단면도에 의해서 설명한다.
도 6에 나타낸 바와 같이, 상기 MRAM(100)은, 기억 셀이 되는 자기 저항 효과 소자(1)마다 선택용 소자의 트랜지스터(110)를 배치하는 1 트랜지스터 1 접합(1 T1J) 방식으로 되어 있다. 즉, 반도체 기판(101)상에는 예를 들면 전계 효과 트랜지스터로 되는 상기 트랜지스터(110)가 형성되어 있다. 상기 트랜지스터(110)의 드레인 영역(113)에는 전극(120)(도 1에서 설명한 하부 전극 21에 상당)이 접속되어 있다. 또한 전극(120) 위에는 MTJ를 가지는 다층막으로 되는 자기 저항 효과 소자(1)가 형성되어 있다. 이 자기 저항 효과 소자(1) 위에는 정보를 기입하기 위한 비트선(140)(도 1에서 설명한 상부 전극 22에 상당)이 설치되어 있다. 이 비트선(140)에는, 도시되어 있지 않은 다수의 기억 셀로 되는 자기 저항 효과 소자가 접속되어 있다.
상기에서와 같이, 자기 저항 효과 소자(1)의 기억층(12)에는, 포화 자화(Ms)가 500 GA／m4 이상 800 GA／m4 이하가 되는 자성막을 이용한다. 그러한 자성막으로서는, 예를 들면, 코발트(Co), 철(Fe), 니켈(Ni)중 1종 이상의 자성 원소를 포함한 자성막이 있고, 그 자성막은, 예를 들면 비자성 원소를 포함하는 것으로 이루어진다. 이 비자성 원소는, 탄탈(Ta), 붕소(B), 크롬(Cr), 백금(Pt), 실리콘(Si), 탄소(C), 질소(N)중 1종 이상으로 되어, 예를 들면 5 at％ 이상 50 at％ 이하의 비율로 포함된다. 이와 같이 자기 저항 효과 소자(1)의 구성 요건에 대해서는 전기 자기 저항 효과 소자의 항목에서 자세한 내용을 설명한 것과 같다.
상기 자기 메모리 장치(100)는, 비트선(140)을 통해서 기억 셀의 자기 저항 효과 소자(1)에 흐르는 전류의 크기에 의해 해독하고, 기입을 행하는 것이 가능하다. 즉, 자기 저항 효과 소자(1)의 기억층(12)의 자화 반전 전류치 이상의 전류를 흘리는 것에 의해 기입을 행하고, 자화 반전이 생기지 않는 약한 전류에 의해 판독이 행해진다. 필요한 전류선은 비트선(140)뿐이고, 구조는 매우 간단하게 이루어진다.
상기 자기 기억 장치(100)에서는, TMR막에서의 스핀 주입 자화 반전이 가능하고, 전류 주입만으로 MTJ(Magnetic Tunnel Junction)의 기억층의 자화 반전이 가능하고, 전류량에 의해서 기입(전류：대, 예를 들면 100μA정도), 판독(전류：소, 예를 들면 10μA정도)을 제어할 수 있다. 따라서, 기입용의 자계 발생 전류선(워드(word) 선)이 필요하지 않게 되고, 또, 바이패스 선도 불필요해져, MRAM의 구조가 간소화하는 것과 동시에, 메모리셀 면적을 1 트랜지스터＋1 TMR 소자 구조의 이론적인 최소 면적인 6F2(F는 설계 룰)로 축소할 수 있다. 따라서, 메모리의 대용량화에 있어서의 요청을 충족시키는 것이 가능하다. 또 자기 저항 효과 소자(1)가 작아질수록, 반전에 필요한 전류가 감소한다. 이 때문에, 센스 전류만으로, 판독하여, 기입을 행할 수 있다. 예를 들면, 소전류로 판독하여, 대전류 기입을 행하는 것이 가능하다. 또한 전류 자계 기입에 있어서의 반선택 상태(메모리 셀의 자화 곤란 축방향으로 반전 자계의 반정도의 크기의 자계를 인가한 상태)가 없기 때문에 열적으로 안정하다. 바꾸어 말하면, 열요동 내성이 강하다고 하는 이점을 갖는다. 그리고, 소자 구조가 매우 간단하게 되기 때문에, 종래의 MRAM에서는 필요하던 기입용 워드선이 불필요 해지고, 또 바이패스선이 불필요해지고, 또한 선택용 소자로 되는 예를 들면 트랜지스터(110)의 바로 윗쪽에 기억소자로 되는 자기 저항 효과 소자(1)를 배치할 수 있기 때문에, 대규모 집적회로를 구성하는데 안성마춤이 된다.
[실시예 4]
다음에, 본 발명의 자기기억장치의 제조 방법에 관련되는 하나의 실시예를 이하에 설명한다.
상기 도 6에 나타낸 바와 같이, 본 발명의 자기 기억 장치(예를 들면 MRAM)의 제조 방법은, 반도체 기판(101) 상에, 통상의 전계 효과 트랜지스터를 형성하는 제조 방법에 의해 트랜지스터(110)를 형성한다. 즉, 반도체 기판(101) 상에 게이트 절연막(111)을 형성한 후, 그 위에 게이트 전극(112)을 형성한다. 그 다음에, 게이트 전극(112)의 양측에 있어서 반도체 기판(101)에 드레인 영역(113)과 소스 영역(114)을 형성하는 것에 의한다. 다음에, 상기 트랜지스터(110)를 덮는 절연막(150)을 형성하고, 이 절연막(150)에 트랜지스터(110)의 드레인 영역(113)에 이르는 콘택트(contact) 홀을 형성한 후, 이 콘택트 홀을 통해 드레인 영역(113)에 접속하는 전극(120)을 형성한다. 그 후, 전극(120)을 덮는 상태의 절연막(152)을 형성하고, 그 표면을 평탄화하여, 전극(120) 표면을 노출시킨다.
다음에, 본 발명의 자기 저항 효과 소자(1)의 제조 방법을 이용하여, 상기 전극(120)에 접속하는 것으로 스핀 주입 자화 반전을 이용하여 정보를 기억하는 자기 저항 효과 소자(1)을 형성한다. 여기에서, 상술한 것처럼, 자기 저항 효과 소자(1)의 기억층(12)에는, 포화 자화(Ms)가 500 GA／m4 이상 800 GA／m4 이하가 되는 자성막을 이용한다. 그러한 자성막으로서는, 예를 들면 코발트(Co), 철(Fe), 니켈(Ni)중 1종 이상의 자성 원소를 포함한 자성막이 있고, 그 자성막은, 예를 들면 비자성 원소를 포함한 것으로 이루어진다. 이 비자성 원소는, 탄탈(Ta), 붕소(B), 크롬(Cr), 백금(Pt), 실리콘(Si), 탄소(C), 질소(N)중 1종 이상으로 이루어지고, 예를 들면 5 at％ 이상 50 at％ 이하의 비율로 포함된다. 이와 같이 자기 저항 효과 소자(1)의 구성 요건에 대해서는 상기 자기 저항 효과 소자의 항목에서 자세한 내용을 설명한 것과 같다.
다음에, 절연막(154) 상에 자기 저항 효과 소자(1)의 상면에 접속하는 비트선(140)을 형성한다. 그 후, 비트선(140)을 덮는 절연막(도시하지 않음)이 형성된다. 또한, 상기 비트선(140)은 구 배선을 형성하는 기술에 의해서 형성하는 것도 가능하다.
상기 제조 방법에 의하면, 상기 자기 메모리 장치의 특성을 살릴 수 있도록, 자기 메모리 장치를 제조 하는 것이 가능하므로, 열요동 내성이 강하고, 구조가 간단화 된, 대규모 집적회로를 구성하는데 형편상 좋은 자기 메모리 장치를 제조할 수 있다.
본 발명의 자기 저항 효과 소자와 그 제조 방법 및 자기 메모리 장치와 그 제조 방법은, 스핀 주입 자화 반전에 있어서의 반전 전류 밀도를 1 MA／cm2대 이하에 절감 하는 것이 가능해진다. 이것에 의해, TMR막을 이용한 메모리 소자를 절연 파괴하지 않고, 또, 소자 선택용 FET를 브레이크다운 하지 않고, 랜덤 액세스 자기 메모리에 있어서의 스핀 주입 자화 반전이 가능해진다. 종래 기술에서는, 스핀 주입 자화 반전을 행하려고 하면 TMR막이 절연 파괴 되어(내전압 상한(2 V정도)을 넘어 버린다)버린 것에 대해, 본 발명의 자기 저항 효과 소자의 메모리 셀에서는, 반전 전류 밀도가 100 kA／cm2 ~ 10 MA／cm2보다 작기 때문에, TMR막으로의 스핀 주입 자화 반전이 가능해진다. 이것에 의해, 스핀 주입 자화 반전을 자기 메모리 장치(예를 들면 MRAM)에 적용하는 것이 가능해지고, 소자 면적을 이론 설계 사이즈(6 F2：F는 설계 룰)까지 축소할 수 있기 때문에 자기 메모리의 기가비트(Gbit) 초과의 대용량화가 가능해지고, 초저소비 전력(기입 전류 100μA 이하, 판독 전류 10μA 정도), 전류의 방향을 바꾸는 것만으로 자화 반전할 수 있기 때문에 제어 회로가 심플, 전류 자계 발생용 배선이 불필요하기 때문에 소자 구조가 심플하게 되어 양산에 적합하다는, 등의 효과를 얻을 수 있다.
본 발명의 자기 저항 효과 소자와 그 제조 방법 및 자기 메모리 장치와 그 제조 방법은, 유비쿼터스(ubiquitous) 시대에 필요 불가결이 되는 불휘발성 메모리 장치의 용도에 적용할 수 있다.
도 1은 본 발명의 자기 저항 효과 소자에 관련되는 하나의 실시예를 나타내는 개략 구성 단면도이다.
도 2는 본 발명의 자기 저항 효과 소자의 제조 방법에 관련되는 하나의 실시예를 나타내는 제조 공정 단면도이다.
도 3은 종래 구조의 스핀 주입 자화 반전 소자의 GMR 곡선의 측정례(도 3(1)) 및 저항-전류 특성(R－I곡선)의 측정례(도 3(2))를 나타내는 도면이다.
도 4는 자기 메모리 장치에 있어서의 기입 전류와 기억 셀의 크기의 관계를 나타내는 도면이다.
도 5는 스핀 주입 자화 반전에 의한 기입을 설명하는 도면이다.
도 6은 본 발명의 자기 저항 효과 소자를 이용한 스핀 주입 자화 반전 방법에 의한 자기 메모리 장치(MRAM)의 구조예를 나타내는 개략 구성 단면도이다.
* 도면의 부호 설명
　1…자기 저항 효과 소자, 11…참조층,
12…기억층, 13…스페이서(spacer)

Claims (11)

  1. 자기 저항 효과 소자의 기억층은, 포화 자화의 값이 500 GA／m4 ~ 800 GA／m4의 자성막으로 이루어지는 것을 특징으로 하는 자기 저항 효과 소자.
  2. 제 1항에 있어서,
    상기 기억층은, 코발트(Co), 철(Fe), 니켈(Ni)중 1종 이상의 자성 원소를 포함한 자성막으로 이루어지는 것을 특징으로 하는 자기 저항 효과 소자.
  3. 제 2항에 있어서,
    상기 자성 원소를 포함한 자성막은, 상기 자성 원소에 비자성 원소를 포함한 자성막으로 되는 것을 특징으로 하는 자기 저항 효과 소자.
  4. 제 3항에 있어서,
    상기 비자성 원소는 5 at％이상 50 at％이하의 비율로 포함되는 것을 특징으로 하는 자기 저항 효과 소자.
  5. 제 3항에 있어서,
    상기 비자성 원소는, 탄탈(Ta), 붕소(B), 크롬(Cr), 백금(Pt), 실리콘(Si), 탄소(C), 질소(N)중 1종 이상으로 되는 것을 특징으로 하는 자기 저항 효과 소자.
  6. 제 1항에 있어서,
    상기 기억층을 구비한 메모리 셀이 단순히 자구화 되고 있는 것을 특징으로 하는 자기 저항 효과 소자.
  7. 제 1항에 있어서,
    상기 기억층으로 정보 기록을 스핀(spin) 주입 자화 반전에 의해 행하는 것을 특징으로 하는 자기 저항 효과 소자.
  8. 제 7항에 있어서,
    전기 스핀 주입 자화 반전의 전류 밀도는 0.1MA／cm2 이상 1 MA／cm2 이하인 것을 특징으로 하는 자기 저항 효과 소자.
  9. 정보를 기억하는 참조층으로 되는 자성층과, 비자성층과, 기억층이 되는 자성층과의 적층 구조를 형성하는 자기 저항 효과 소자의 제조 방법이며,
    상기 기억층을 포화 자화의 값이 500 GA／m4 ~ 800 GA／m4로 되는 자성막으로 형성하는 것을 특징으로 하는 자기 저항 효과 소자의 제조 방법.
  10. 자기 저항 효과 소자에 기억된 정보를 판독하기 위한 판독 소자에 접속되는 전극과,
    상기 전극 상방을 지나는 비트선과,
    스핀 주입 자화 반전을 이용하여 정보를 기억하는 것으로 참조층으로 되는 자성층과 비자성층과 기억층으로 되는 자성층과의 적층 구조를 가지는 동시에 상기 전극과 상기 비트선에 접속하는 자기 저항 효과 소자를 구비하고,
    상기 기억층은, 포화 자화의 값이 500 GA／m4 ~ 800 GA／m4의 자성막으로 이루어지는 것을 특징으로 하는 자기 메모리 장치.
  11. 자기 저항 효과 소자에 기억된 정보를 판독하기 위한 판독 소자에 접속되는 전극과,
    상기 전극 상방을 지나는 비트선과
    스핀 주입 자화 반전을 이용하여 정보를 기억하는 것으로 참조층으로 되는 자성층과 비자성층과 기억층으로 되는 자성층과의 적층 구조를 가지는 동시에 상기 전극과 상기 비트선에 접속하는 자기 저항 효과 소자를 갖춘 자기 메모리 장치의 제조 방법에 있어서,
    상기 기억층을, 포화 자화의 값이 500 GA／m4 ~ 800 GA／m4로 되는 자성막으로 형성하는 것을 특징으로 하는 자기 메모리 장치의 제조 방법.
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