KR20050020752A - Dual mode high voltage power supply for providing increased speed in programming during testing of low voltage non-volatile memories - Google Patents

Abstract

본 발명에 따른 이중 모드 고전압 파워서플라이 회로는 비휘발성 메모리 회로(46)의 메모리 블록들이 내부 고전압 전하 펌프(20)로부터의 제1 모드에서 프로그램되는지 또는 이 내부 고전압 전하 펌프에 병렬 연결된 외부 고전압 파워서플라이로부터의 제2 모드에서 프로그램되는지의 여부를 결정하는 내부 고전압 스위치(30)를 통해서 연결된 외부 고전압(V_PP)을 이용한다. 이중 모드 고전압 파워서플라이 회로가 내부 전하 펌프(20) 고전압(V_M)만을 이용하여 제1 모드에서 동작되고 있는 경우에는 1회에 1 또는 2 비트만을 프로그래밍하는 저전원 저속력 모드에서 동작하지만 다이 상의 전하 펌프 영역을 작게 할 수 있다. 외부 파워서플라이 고전압을 이용할 수 있는 제2 모드에서 동작되고 있는 경우에는 8 개 또는 이상의 비트가 동시에 기록될 수 있고, 따라서 내부 전하 펌프의 사이즈를 확대시킬 필요 없이 고속 프로그래밍 모드가 가능해지며, 그 결과, 다이 영역을 확대하는 데 필요한 추가의 공간과 비용을 제거할 수 있다.The dual mode high voltage power supply circuit according to the present invention is an external high voltage power supply in which the memory blocks of the nonvolatile memory circuit 46 are programmed in a first mode from the internal high voltage charge pump 20 or connected in parallel to the internal high voltage charge pump. An external high voltage V _PP connected via an internal high voltage switch 30 that determines whether it is programmed in a second mode from. If the dual mode high voltage power supply circuit is operating in the first mode using only the internal charge pump 20 high voltage (V _M ), it operates in a low power low power mode that only programs one or two bits at a time, The charge pump region can be made small. When operating in a second mode where an external power supply high voltage is available, eight or more bits can be written simultaneously, thus enabling a fast programming mode without having to enlarge the size of the internal charge pump, resulting in The extra space and cost needed to enlarge the die area can be eliminated.

Description

이중 모드 고전압 파워서플라이 회로{DUAL MODE HIGH VOLTAGE POWER SUPPLY FOR PROVIDING INCREASED SPEED IN PROGRAMMING DURING TESTING OF LOW VOLTAGE NON-VOLATILE MEMORIES}DUAL MODE HIGH VOLTAGE POWER SUPPLY FOR PROVIDING INCREASED SPEED IN PROGRAMMING DURING TESTING OF LOW VOLTAGE NON-VOLATILE MEMORIES}

본 발명은 일반적으로 비휘발성 메모리 집적회로 장치에 관한 것이며, 특히 이러한 장치의 프로그래밍 속도 향상에 관한 것이다.FIELD OF THE INVENTION The present invention relates generally to nonvolatile memory integrated circuit devices, and more particularly to improving the programming speed of such devices.

비휘발성 메모리 장치는 로직 시스템, 예컨대 마이크로프로세서의 반도체 집적회로 산업에 사용되고, 메모리 기판 또는 고체 상태 하드디스크와 같은 기억 소자를 만드는데 사용된다. 종래의 비휘발성 또는 플래시 메모리 장치는 복수 개의 메모리 섹터에 전형적으로 구성되는 복수 개의 메모리 셀을 포함한다. 각 메모리 섹터 내에는 메모리 셀들이 복수 개의 로우(row)와 복수 개의 칼럼(column)으로 이루어진 어레이로 배열되어 있다. 복수 개의 워드선은 메모리 셀의 각 로우에 결합되고, 복수 개의 비트선은 메모리 셀의 각 칼럼에 결합된다. 각 메모리 셀은 1 개의 비트를 기억할 수 있다. 종래의 비휘발성 메모리의 동작 기간 중에, 메모리 셀은 비휘발성 메모리가 종래의 임베디드형 프로그램 모드에 있을 때 연결되는 개개의 비트선을 통해서 전류를 고전압 파워서플라이에서 그 메모리 셀의 드레인으로 공급함으로써 프로그램된다.Nonvolatile memory devices are used in the semiconductor integrated circuit industry of logic systems, such as microprocessors, and are used to make memory devices such as memory substrates or solid state hard disks. Conventional nonvolatile or flash memory devices include a plurality of memory cells typically configured in a plurality of memory sectors. Within each memory sector, memory cells are arranged in an array of a plurality of rows and a plurality of columns. The plurality of word lines are coupled to each row of the memory cell, and the plurality of bit lines are coupled to each column of the memory cell. Each memory cell can store one bit. During the operation of a conventional nonvolatile memory, a memory cell is programmed by supplying current from the high voltage power supply to the drain of the memory cell through individual bit lines that are connected when the nonvolatile memory is in a conventional embedded program mode. .

2.7 V 이하에서 동작하는 초저전압 플래시 비휘발성 메모리의 출현으로, 온칩 전압 체배기 전하 펌프(on-chip voltage multiplier charge pump)에 의해서 점유되는 다이 영역(die area)은 과도하게 커지고 있다. 이하에서 이 전하 펌프 사이즈 증가의 이유에 대해 설명한다.With the advent of ultra-low voltage flash nonvolatile memories operating below 2.7 V, the die area occupied by the on-chip voltage multiplier charge pump is becoming excessively large. The reason for the increase in the charge pump size will be described below.

n-스테이지 전하 펌프의 개방 회로 전압 V_MO는 수학식 1로 근사된다.The open circuit voltage V _MO of the n-stage charge pump is approximated by equation (1).

여기서, n은 스테이지의 수이고, V_DD는 파워서플라이의 전압이며, V_TH는 전하 펌프 체인에서의 NMOS 트랜지스터의 평균 임계 전압이다.Where n is the number of stages, V _DD is the voltage of the power supply, and V _TH is the average threshold voltage of the NMOS transistors in the charge pump chain.

도 4에는 현재의 전하 펌프(20)가 도시되어 있다. 내부 전하 펌프(20)는 입력 단자(22)에서 저전압 V_DD를 수신하고 출력 단자(24)에서 프로그래밍 전압 V_M을 출력한다. 다이오드 연결된 복수 개의 NMOS 트랜지스터(215)는 입력 단자(22)와 출력 단자(24) 사이에 직렬 연결되어 있다. 각 다이오드 트랜지스터(215) 사이에는 노드(230)가 있다. 클록 신호 CLK는 클록 입력 단자(28)에 공급되고, 인버터(223)에 의해서 반전되어 반전 클록 신호 (221)를 제공한다. 반전 클록 신호(221)는 다시 제2 인버터(225)에 의해서 반전되어 클록 신호(212)를 제공한다. 커패시터(219)는 각 노드(230)와 클록 신호들(212, 221) 중 하나 사이에 연결된다. 교번 노드(alternating node)(N1, N3, N5)는 커패시터들(219) 중 하나를 통해서 클록 신호선(212)에 연결되고, 다른 노드(N2, N4, N6)는 하나의 커패시터(219)를 통해서 반전 클록 신호선(221)에 연결된다.4 shows a current charge pump 20. The internal charge pump 20 receives the low voltage V _DD at the input terminal 22 and outputs the programming voltage V _M at the output terminal 24. The diode-connected plurality of NMOS transistors 215 are connected in series between the input terminal 22 and the output terminal 24. There is a node 230 between each diode transistor 215. The clock signal CLK is supplied to the clock input terminal 28 and is inverted by the inverter 223 to invert the clock signal. 221 is provided. The inverted clock signal 221 is again inverted by the second inverter 225 to provide the clock signal 212. The capacitor 219 is connected between each node 230 and one of the clock signals 212, 221. Alternating nodes N1, N3, N5 are connected to the clock signal line 212 through one of the capacitors 219, while the other nodes N2, N4, N6 are connected through one capacitor 219. It is connected to the inverted clock signal line 221.

도 4에서, 내부 노드(230)에는 도면 부호 N_k(k=1,2...6)가 부여되어 있다. 노드 N_k의 평균 전압은 수학식 2이다.In FIG. 4, the internal node 230 is given the reference numeral N _k (k = 1, 2 ... 6). The average voltage at node N _k is (2).

노드 N_k에서 NMOS 트랜지스터의 평균 임계 전압 은 평균 노드 전압 에 의해서 제공되는 기판 바이어스에 의해서 영향을 받는다. 수학식 3은 의 증가에 따른 기판 바이어스의 영향에 관한 근사식이다.The average threshold voltage of the NMOS transistor at the node N _k Is the average node voltage It is influenced by the substrate bias provided by. Equation 3 is This is an approximation of the effect of substrate bias with increasing.

여기서 는 기판 바이어스가 0일 때의 임계 전압이고, 는 기판 바이어스 계수이며 Φ_B는 빌트인 기판 (벌크) 전압이다. 통상의 값은 다음과 같다.here Is the threshold voltage when the substrate bias is zero, Is the substrate bias coefficient and φ _B is the built-in substrate (bulk) voltage. Typical values are as follows.

NMOS 네이티브 트랜지스터의 경우(인핸스먼트용의 주입이 없음) For NMOS native transistors (no injection for enhancement)

수학식 1에서 V_MO와 에 대해 시행착오식으로 반복 계산하면 n=8÷10 스테이지에 대해서 의 대표적인 값이 나온다. 도 5는 전하 펌프의 개방 회로 전압 V_MO(515) 대 파워서플라이 전압 V_DD(519)의 그래프이다. 부하가 있는 상태에서는 V_M은 수학식 4의 근사 형태를 가진다.With V _MO in Equation 1 If you repeat the trial and error equation for, for n = 8 ÷ 10 stage Representative values of. 5 is a graph of the open circuit voltage V _MO 515 versus the power supply voltage V _DD 519 of the charge pump. In the presence of a load, V _M has an approximate form of Equation 4.

여기서, T는 클록 주기이고 C는 커패시터 값이다.Where T is the clock period and C is the capacitor value.

열전자(hot electron) 주입 메카니즘에 의해서 부여되는 바와 같이 가 이어야 한다고 가정하면, 전하 펌프의 전류 용량은 이면 수학식 5이다.As implied by the hot electron injection mechanism end Supposing that should be, the current capacity of the charge pump (5).

도 5로부터, 전류 용량(515)은 V_DD의 값(519)이 낮으면 극적으로 감소한다.5, the current capacity 515 decreases dramatically when the value 519 of V _DD is low.

또한, 프로그래밍 셀 전류(플래시 열전자 주입 메카니즘)이 I_{PRG CELL}≒200㎂라고 가정하면 동시에 프로그램 가능한 비트수(q), 즉 메모리 셀은 수학식 6∼8이 된다.Further, assuming that the programming cell current (flash hot electron injection mechanism) is I _{PRG CELL #} 200 mA, the number of simultaneously-programmable bits q, i.e., the memory cells, are given by Equations 6-8.

C=100㎊이고 T=100㎱라고 가정하고 앞서 가정한 다른 수치를 가지는 수학식 8을 이용하면, 다음의 결과를 얻는다.Assuming C = 100 ms and T = 100 ms and using Equation 8 with the other values assumed above, the following results are obtained.

n=10n = 10

V_Mnomial=10VV _Mnomial = 10V

I_{PRG CELL}=200㎂I _{PRG CELL} = 200㎂

C=100㎊C = 100 Hz

T=100㎱T = 100㎱

표 1의 제2 열에서는 제1 열에서 나타낸 파워서플라이의 다양한 전압값 V_DD에 기초하여 커패시터가 100㎊일 때 1회에 프로그램 가능한 비트수를 나타낸다. 표 1의 제3 열은 프로그래밍 레이트가 제1 열의 파워서플라이 전압(V_DD)의 각 값에 대해서 1회에 8비트로 고정된 경우에 상응하는 커패시터 값을 나타낸다.The second column of Table 1 shows the number of programmable bits at one time when the capacitor is 100 kV based on the various voltage values V _DD of the power supply shown in the first column. The third column of Table 1 shows the capacitor value corresponding to the case where the programming rate is fixed 8 bits at a time for each value of the power supply voltage V _DD of the first column.

V_DD(V)V _DD (V) q 비트 (C=1OO㎊인 경우)q bit (for C = 1OO) C (㎊) (1회에 8 비트인 경우)C (㎊) (8 bits at a time) 5.05.0 [12.5] 12[12.5] 12 6464 4.54.5 [10] 10[10] 10 8080 4.04.0 [7.5] 7[7.5] 7 107107 3.53.5 [5] 5[5] 5 160160 3.03.0 [2.5] 2[2.5] 2 320320 2.52.5 [0] 0[0] 0 ∞∞

([]은 정수부)([] Is an integer part)

표 1에서 관찰되는 결과는 다음과 같다. V_DD=3V일 때에는, C=100㎊을 취하여 1회에 2비트만을 기록할 수도 있고, C=320㎊을 취하여 1회에 8비트를 기록할 수도 있다. 비교의 목적상, V_DD=4.5V일 때에는, C=100㎊을 취하여 1회에 10비트를 기록할 수도 있고, C=80㎊을 취하여 1회에 8비트를 기록할 수도 있다. 따라서, 1회에 8비트를 기록할 수 있고, 또한 내부 전압을 V_DD=4.5V에서 V_DD=3V로 낮추기 위해서는, 전하 펌프 커패시터의 영역이 과도하게 큰 400%(320㎊/80㎊)만큼 확대되어야 한다.The results observed in Table 1 are as follows. When V _DD = 3V, only 2 bits may be recorded at a time by taking C = 100 ms, or 8 bits may be recorded at a time by taking C = 320 ms. For the purpose of comparison, when V _DD = 4.5V, 10 bits may be recorded at one time by taking C = 100 ms, or 8 bits may be recorded at once by taking C = 80 ms. Therefore, 8 bits can be written at a time, and in order to lower the internal voltage from V _DD = 4.5V to V _DD = 3V, the area of the charge pump capacitor is excessively large by 400% (320 mW / 80 mW). Should be enlarged.

종래 기술에서, 플래시 비휘발성 메모리의 프로그래밍 속도를 증가시키는 시도가 진행되어 왔다. Javanifard 등에게 허여된 미국 특허 제5,663,918호는 내부 파워서플라이를 가지는 집적회로를 개시하고 있는데, 이 집적회로는 외부 파워서플라이 전압과 집적회로 중의 나머지 회로부에 전압을 공급하는 내부 파워서플라이 중 하나를 선택하는 회로부를 포함하고 있다. 이 집적회로는 외부 전압 레벨을 검출하는 전압 검출 회로와, 이 검출된 외부 전압에 응답하여 외부 공급 전압과 내부 파워서플라이 중 하나를 선택하는 제어 회로를 구비한다. 이 특허는 내부 전하 펌프로부터 구동되는 동작 공급 전압과 외부 파워서플라이의 상호 배타적인 이용을 설명하고 있다. 또한, 조정 방법은 전압 제어 오실레이터에 의한 전하 펌프 빈도수 제어에 기초하고 있다.In the prior art, attempts have been made to increase the programming speed of flash nonvolatile memory. U. S. Patent No. 5,663, 918 to Javanifard et al. Discloses an integrated circuit having an internal power supply, which selects either an external power supply voltage or an internal power supply that supplies voltage to the rest of the integrated circuit. It includes a circuit section. The integrated circuit includes a voltage detecting circuit for detecting an external voltage level and a control circuit for selecting one of an external supply voltage and an internal power supply in response to the detected external voltage. This patent describes mutually exclusive use of an operating power supply voltage driven from an internal charge pump and an external power supply. The adjustment method is also based on charge pump frequency control by the voltage controlled oscillator.

Roohparvar에게 허여된 미국 특허 제6,014,332호는 프로그래밍에 이용 가능한 전원을 측정함으로써 단일 기록 동작에 얼마나 많은 메모리 셀이 프로그램될 수 있는 지를 결정하는 회로를 포함하는 플래시 메모리를 개시하고 있다.US Pat. No. 6,014,332 to Roohparvar discloses a flash memory that includes circuitry that determines how many memory cells can be programmed in a single write operation by measuring a power supply available for programming.

도 1은 본 발명의 이중 모드 고전압 파워서플라이 회로의 블록도이다.1 is a block diagram of a dual mode high voltage power supply circuit of the present invention.

도 2는 메모리 블록을 프로그래밍하기 위한 프로그래밍 신호의 타이밍도이다.2 is a timing diagram of a programming signal for programming a memory block.

도 3은 본 발명의 이중 모드 고전압 파워서플라이 회로에 사용되는 외부 전압 스위치의 전기적인 개략도이다.3 is an electrical schematic diagram of an external voltage switch used in the dual mode high voltage power supply circuit of the present invention.

도 4는 본 발명에 사용되며 종래 기술에서 알려진 전하 펌프 회로의 전기적인 개략도이다.4 is an electrical schematic diagram of a charge pump circuit used in the present invention and known in the art.

도 5는 도 4의 전하 펌프의 개방 회로 전압과 저전압 파워서플라이 V_DD간의 관계를 도시하는 그래프이다.FIG. 5 is a graph showing the relationship between the open circuit voltage of the charge pump of FIG. 4 and the low voltage power supply V _DD .

본 발명의 목적은 플래시 메모리가 저전압 파워서플라이로 동작되는 경우에 전하 펌프의 사이즈를 확대하지 않고서도 플래시 비휘발성 메모리의 프로그래밍 속도를 향상시키는 이중 모드 파워서플라이를 제공하는 데 있다.It is an object of the present invention to provide a dual mode power supply which improves the programming speed of a flash nonvolatile memory without increasing the size of the charge pump when the flash memory is operated with a low voltage power supply.

본 발명의 다른 목적은 보다 많은 량의 메모리 셀을 동시에 프로그램하기 위해서, 저전압 파워서플라이 V_DD로부터 구동되는 내부 전하 펌프만을 이용하여 프로그램하는 제1 모드와, 외부 고전압 파워서플라이와 함께 연계하여 내부 전하 펌프를 이용해서 프로그램하는 제2 모드를 가지는 이중 모드 고전압 파워서플라이를 제공하는 데 있다.Another object of the present invention is a first mode of programming using only an internal charge pump driven from a low voltage power supply V _DD to program a larger amount of memory cells simultaneously, and an internal charge pump in conjunction with an external high voltage power supply. It is to provide a dual mode high voltage power supply having a second mode to program using.

상기 목적은 비휘발성 메모리 회로의 메모리 블록들이 내부 전하 펌프에 의해서 생성된 내부 고전압에 의해서 프로그램되는지 또는 이 내부 전하 펌프 고전압과 함께 연계하여 외부 파워서플라이 고전압에 의해서 프로그램되는지의 여부를 결정하는 외부 고전압 스위치를 구비하는 이중 모드 고전압 파워서플라이 회로에 의해서 달성된다. 다이 영역을 작게 유지하기 위해서 이중 모드 고전압 파워서플라이 회로가 내부 전하 펌프 고전압에서만 동작되고 있는 경우에는 1 개 또는 2 개의 비트만이 동시에 프로그램된다. 이것이 제1 동작 모드이다. 그러나, 외부 파워서플라이 고전압이 이용가능한 경우에는 8 개 또는 그 이상의 비트가 동시에 기록될 수 있으므로, 수율은 4 배 이상 높아진다. 저속 프로그래밍 모드에서 고속 프로그래밍 모드로의 스위칭은 명령어에 의해서 지시될 수도 있고, 외부 전압의 검출에 기초하여 플래시 메모리 자체에 의해서 자동으로 실행될 수도 있다.The object is an external high voltage switch which determines whether memory blocks of a nonvolatile memory circuit are programmed by an internal high voltage generated by an internal charge pump or by an external power supply high voltage in conjunction with this internal charge pump high voltage. A dual mode high voltage power supply circuit having In order to keep the die area small, only one or two bits are programmed simultaneously when the dual mode high voltage power supply circuit is only operating at the internal charge pump high voltage. This is the first mode of operation. However, if an external power supply high voltage is available, eight or more bits can be written simultaneously, so the yield is four times higher. The switching from the low speed programming mode to the high speed programming mode may be instructed by an instruction or may be automatically executed by the flash memory itself based on the detection of an external voltage.

이중 모드 고전압 파워서플라이 회로는 내부 전하 펌프에 공급되는 일정한 주파수 클록을 턴온시키거나 턴오프시킴으로써, 또, 고속 프로그래밍 모드에서는 외부 전압 스위치를 턴온시키거나 턴오프시킴으로써 프로그래밍 전압을 조정하는 수단으로서 히스테리시스 비교 회로를 이용하는 것을 포함한다. (제2 전원 전압은 외부용이지만, 그의 분배를 제어하는 스위치는 내부용이다.) 이 프로그래밍 전압값이 비휘발성 메모리 셀의 전체 성능(데이터 유지 능력과 셀의 내구성 모두에 관한 성능)에서 매우 중요하므로, 히스테리시스 비교 회로에 의해서 구성된 이 피드백 루프는 내부 전하 펌프로부터의 프로그래밍 전압을 외부 파워서플라이에 의해서 일치시킬 수 있다.The dual mode high voltage power supply circuit is a hysteresis comparison circuit as a means of adjusting the programming voltage by turning on or off a constant frequency clock supplied to the internal charge pump, and by turning the external voltage switch on or off in the fast programming mode. It includes using. (The second supply voltage is for external use, but the switch that controls its distribution is for internal use.) This programming voltage value is very important for the overall performance of the nonvolatile memory cell (both in terms of data retention and cell durability). Thus, this feedback loop configured by the hysteresis comparison circuit can match the programming voltage from the internal charge pump by an external power supply.

도 1에는 본 발명의 이중 모드 고전압 파워서플라이 회로(15)가 도시되어 있다. 내부 전하 펌프(20)는 입력 단자(22)에서 정상의 파워서플라이 저전압 V_DD을 수신한다. 전하 펌프(20)는 클록 단자(28)에서 타이밍 신호 CHP-CLK를 수신한다. 접지 단자(26)는 신호 그라운드에 연결된다. 내부 전하 펌프는 출력 단자(24)에서 프로그래밍 전압 V_M을 출력한다. 탱크 커패시터(44)는 프로그래밍 전압 출력 단자(24)와 신호 그라운드 사이에 연결된다. 프로그래밍 전압 V_M은 공통 노드(29)에 공급되고, 이어서 복수 개의 메모리 블록(46)을 프로그램하는데 사용된다. 각 메모리 블록(46)은 프로그래밍 전압 V_M을 수신하는 입력 단자(45)와 프로그래밍 제어 신호를 수신하는 프로그래밍 제어 단자(42)를 가지는 메모리 블록 스위치(44)에 연결된다.1, a dual mode high voltage power supply circuit 15 of the present invention is shown. The internal charge pump 20 receives the normal power supply low voltage V _DD at the input terminal 22. The charge pump 20 receives the timing signal CHP-CLK at the clock terminal 28. Ground terminal 26 is connected to signal ground. The internal charge pump outputs the programming voltage V _M at the output terminal 24. Tank capacitor 44 is connected between programming voltage output terminal 24 and signal ground. The programming voltage V _M is supplied to the common node 29 and then used to program the plurality of memory blocks 46. Each memory block 46 is connected to a memory block switch 44 having an input terminal 45 for receiving a programming voltage V _M and a programming control terminal 42 for receiving a programming control signal.

파워서플라이 회로(15)의 타이밍은 클록 신호(72)를 생성하는 온칩 오실레이터(70)로부터 발생된다. 클록 신호(72)는 출력(52)을 생성하는 플립플롭 회로(50)의 클록 단자(58)에 공급된다. 플립플롭 회로(50)의 출력(52)과 클록 신호(52)는 AND 게이트(80)에 입력되고, AND 게이트(80)의 출력은 전하 펌프(20)를 위한 CHP-CLK 클록 타이밍 신호이다.The timing of the power supply circuit 15 is generated from the on-chip oscillator 70 generating the clock signal 72. The clock signal 72 is supplied to the clock terminal 58 of the flip-flop circuit 50 which produces the output 52. The output 52 and the clock signal 52 of the flip-flop circuit 50 are input to the AND gate 80, and the output of the AND gate 80 is a CHP-CLK clock timing signal for the charge pump 20.

이중 모드 고전압 파워서플라이 회로(15)는 또한, 분배기 및 히스테리시스 전압 비교 회로(60)를 포함한다. 히스테리시스 전압 비교 회로(60)는 기준 단자(62)에서 기준 전압 V_ref를 수신하고, 입력 단자(66)에서 프로그래밍 전압 V_M도 수신한다. 히스테리시스 전압 비교 회로(60)의 출력은 이네이블 출력 단자(64)에서 출력되는 아날로그 이네이블 신호 EN_O이다. 아날로그 이네이블 신호 EN_O는 플립플롭 회로(50)의 데이터 입력으로서 공급된다.The dual mode high voltage power supply circuit 15 also includes a divider and hysteresis voltage comparison circuit 60. The hysteresis voltage comparison circuit 60 receives the reference voltage V _ref at the reference terminal 62 and also receives the programming voltage V _M at the input terminal 66. The output of the hysteresis voltage comparison circuit 60 is the analog enable signal EN _O output from the enable output terminal 64. The analog enable signal EN _O is supplied as a data input of the flip flop circuit 50.

외부 전압 스위치(30)는 저전압 파워서플라이 V_DD만이 사용되고 1 개 또는 2 개의 비트만이 동시에 프로그램되는 통상의 저속 프로그래밍 모드에서 프로그래밍이 수행되고 있는 지의 여부 또는, 고전압 파워서플라이 V_PP가 저전압 파워서플라이 V_DD와 함께 연계하여 사용되고 8 개 이상의 비트가 1회에 프로그램되는 통상의 고속 프로그래밍 모드에서 프로그래밍이 수행되고 있는 지의 여부를 결정한다. 외부 전압 스위치(30)는 입력 단자(38)에서 고전압 V_PP를 수신하고, 이네이블 단자(33)에서 제1 이네이블 신호 EN를 수신한다. 제1 이네이블 신호 EN는 플립플롭 회로(50)의 출력으로부터 도출된다. 제2 이네이블 단자(36)에서는 외부 전압 스위치가 외부 전압 스위치(30)를 활성 또는 비활성시키는데 사용되는 고속 프로그램 이네이블 신호 FAST-PEN를 수신한다. 접지 단자(37)는 신호 그라운드에 연결된다. 외부 전압 스위치(30)는 또한, 저전압 파워서플라이 V_DD를 수신하는 단자(35)를 구비한다. 외부 전압 스위치(30)는 공통 노드(29)에서 전하 펌프(24)의 출력과 결합하는 출력 단자(39)에서 프로그래밍 전압을 출력한다.The external voltage switch 30 is programmed in the normal low speed programming mode in which only the low voltage power supply V _DD is used and only one or two bits are programmed simultaneously, or the high voltage power supply V _PP is the low voltage power supply V. Determines whether programming is being performed in the normal fast programming mode, used in conjunction with _DD and where more than eight bits are programmed at one time. The external voltage switch 30 receives the high voltage V _PP at the input terminal 38 and receives the first enable signal EN at the enable terminal 33. The first enable signal EN is derived from the output of the flip flop circuit 50. The second enable terminal 36 receives the high speed program enable signal FAST-PEN, which is used to activate or deactivate the external voltage switch 30. Ground terminal 37 is connected to the signal ground. The external voltage switch 30 also has a terminal 35 for receiving the low voltage power supply V _DD . The external voltage switch 30 outputs the programming voltage at the output terminal 39, which is coupled to the output of the charge pump 24 at the common node 29.

내부 전하 펌프(20)는 도 4를 참고하여 설명한 종래 기술의 현재 전하 펌프를 이용하여 구현될 수도 있고, 당해 기술 분야에 알려진 등가의 수단에 의해서 구현될 수도 있다. 마찬가지로, 히스테리시스 전압 비교 회로(60)는, 결과로서 얻은 프로그램 전압이 내부 전압값으로 조정되는 한, 공지된 히스테리시스 전압 비교 회로를 이용하여 구현될 수 있다. 히스테리시스 전압 비교 회로(60)의 원하는 결과는 프로그래밍 전압이 외부 파워서플라이에 의해서 일치될 수 있도록 레귤레이터가 온(ON) 상태일 때 일정한 내부 부하 라인이다. AND 게이트(80)는 완전한 클록 사이클을 제공하기 위해서 내부 전하 펌프(20)에 공급하는 클록을 출력시키는 기능을 한다. AND 게이트(80)가 없으면, 도 2에 관하여 설명한 2상(相) 순환 전하 펌프가 적절하게 적용하지 않을 것이다. 플립플롭 회로(50)는 클록의 상승단(positive edge)에서만 변하는 이네이블 신호 EN를 생성하기 위해서 히스테리시스 전압 비교 회로(60)의 출력 아날로그 이네이블 신호 EN_O을 반올림한다. 이와 같이 하여, 내부 전하 펌프(20)는 신호 CHP-CLK를 통해서 클록 CLK 신호와 반전 클록 CLK 신호를 항상 양의 펄스(positive pulse)의 쌍으로 수신하게 된다.The internal charge pump 20 may be implemented using the current charge pump of the prior art described with reference to FIG. 4, or may be implemented by equivalent means known in the art. Similarly, the hysteresis voltage comparison circuit 60 can be implemented using a known hysteresis voltage comparison circuit as long as the resulting program voltage is adjusted to an internal voltage value. The desired result of the hysteresis voltage comparison circuit 60 is a constant internal load line when the regulator is ON so that the programming voltage can be matched by an external power supply. The AND gate 80 functions to output the clock supplied to the internal charge pump 20 to provide a complete clock cycle. Without the AND gate 80, the two phase circulating charge pump described with respect to FIG. 2 would not apply properly. The flip-flop circuit 50 rounds the output analog enable signal EN _O of the hysteresis voltage comparison circuit 60 to produce an enable signal EN that varies only at the positive edge of the clock. In this way, the internal charge pump 20 always receives the clock CLK signal and the inverted clock CLK signal through a signal CHP-CLK in pairs of positive pulses.

도 2를 참조하면, 고속 프로그램 이네이블 신호 FAST-PEN(110)은 외부 전압 스위치(30)를 이네이블(작동)시키는데 사용되며, 프로그램 제어 블록(40)의 행태를 변경시키는 데에도 사용된다. 도 2를 참조하면, 프로그램 선택 신호 PS0(100) 내지 PS7(107)은 메모리 블록 스위치(44)를 이네이블시켜서 고전압 프로그래밍 신호 V_M을 메모리 블록들(46)(메모리 블록 0-7) 중 하나에 연결시킨다. 각 메모리 블록(46)은 플래시 메모리에 기억된 어떤 바이트의 한 비트에 대응한다. 도 2에 도시되어 있는 바와 같이, 고속 프로그램 이네이블 신호(100)가 활성되지 않는 경우[즉, 저전압], 이중 모드 고전압 파워서플라이는 저전압 V_DD에 의해서 구동되는 내부 전하 펌프를 사용할 뿐인 저속 프로그래밍 모드에서 동작하여 프로그래밍을 행한다. 이 경우, 각 어드레스에서, 1회에 2 개의 비트만이 프로그램된다. 제1 바이트의 데이터(130)의 경우에는, 프로그램 선택 신호 PS7(107) 및 PS6(106)이 동시에 프로그래밍을 위해서 활성되고, 제1 쌍의 신호 PS5(105) 및 PS4(104)가 프로그래밍을 종료한 후에 다음 쌍인 프로그램 선택 신호 PS5(105) 및 PS4(104)가 활성되는 것을 알 수 있다. 이 동작은 모든 메모리 블록이 제1 어드레스 addr0(130)에서 프로그램될 때까지 계속된다. 다음 어드레스 addr1(140)에서, 회로는 1회에 2 개의 비트가 프로그램되도록 여전히 저속 프로그래밍 모드로 동작하고 있다.Referring to FIG. 2, the fast program enable signal FAST-PEN 110 is used to enable (operate) the external voltage switch 30, and also to change the behavior of the program control block 40. FIG. Referring to FIG. 2, the program select signals PS0 100 through PS7 107 enable the memory block switch 44 to generate a high voltage programming signal V _M from one of the memory blocks 46 (memory blocks 0-7). To. Each memory block 46 corresponds to one bit of a byte stored in flash memory. As shown in Figure 2, when the fast program enable signal 100 is not active (i.e., low voltage), the dual mode high voltage power supply uses a low speed programming mode using only an internal charge pump driven by a low voltage V _DD . Programming is performed by operating at. In this case, at each address, only two bits are programmed at a time. In the case of the first byte of data 130, the program selection signals PS7 107 and PS6 106 are activated for programming at the same time, and the first pair of signals PS5 105 and PS4 104 terminate the programming. After that, it can be seen that the next pair of program selection signals PS5 105 and PS4 104 are activated. This operation continues until all memory blocks are programmed at the first address addr0 130. At the next address addr1 140, the circuit is still operating in a slow programming mode so that two bits are programmed at a time.

그 다음 어드레스 addr2(150)에서, 고속 프로그램 이네이블 신호(110)가 활성된다[즉, 고전압]. 도 2에 도시되어 있는 바와 같이, 고속 프로그래밍 모드에서, 모든 프로그램 선택 신호(PS0-PS7)(100-107)가 동시에 활성된다. 이 동작에 의해서, 8 개의 메모리 블록 전부는 1회에 프로그램될 수 있다. 이 고속 프로그래밍 모드는 고속 프로그램 이네이블 신호(110)가 그 다음 어드레스들 addr3(160)과 addr4(170)에서 활성되는 동안 계속된다. 이들 어드레스 각각에서, 이중 모드 고전압 파워서플라이는 1회에 8 비트 또는 그 이상이 프로그램될 수 있는 고속 프로그래밍 모드 상태에 있다.Then at address addr2 150, fast program enable signal 110 is activated (ie, high voltage). As shown in Fig. 2, in the fast programming mode, all the program select signals PS0-PS7 100-107 are active at the same time. By this operation, all eight memory blocks can be programmed at one time. This fast programming mode continues while the fast program enable signal 110 is active at the next addresses addr3 160 and addr4 170. At each of these addresses, the dual mode high voltage power supply is in a fast programming mode that can be programmed 8 bits or more at a time.

고속 프로그래밍 모드 기간 중에, 내부 전하 펌프 회로는 외부 전압 파워서플라이가 온 상태인 경우에도 동작되고 있다. 이 상태는 고속 프로그래밍 모드에서 테스트 중일 때 내부 전하 펌프에 의해서 생기는 노이즈의 수준이 적어도, 정상 동작의 저속 프로그래밍 모드에서와 같은 수준을 유지하는 것이다. 이것이 사실이 아니라면, 테스트는 너무 디바이스 노이즈 성능에 지향하는 것이 될 것이다. 내부 고전압과 추가적으로 외부 고전압을 제어함에 있어서 모든 경우에 동일한 레귤레이터를 사용하면, 테스트가 최대 부하 정상 동작을 나타내는 것을 더욱 보증하게 된다.During the fast programming mode, the internal charge pump circuit is operated even when the external voltage power supply is on. This state is such that the noise generated by the internal charge pump when testing in the fast programming mode is at least at the same level as in the slow programming mode of normal operation. If this is not the case, the test will be too oriented to device noise performance. Using the same regulators in all cases to control the internal high voltage and additionally the external high voltage further ensures that the test exhibits peak load normal operation.

도 3에는 외부 고전압 파워 스위치(30)의 세부가 도시되어 있다. 이 외부 고전압 파워 스위치(30)는 외부 파워서플라이 고전압 V_PP를 수신하는 입력 단자(38)와, 프로그래밍 전압 V_M이 출력되는 출력 단자(39)를 포함한다. 스위치 저항(308)은 입력 단자(38)에 연결되고, 스위치 저항(308)과 저전압 파워 단자 V_DD(35) 사이에 연결된 다이오드 연결의 NMOS 트랜지스터(302)와 직렬로 배치되어 있다. 한 쌍의 PMOS 트랜지스터(304, 306)는 다이오드(302)와 스위치 저항(308) 사이에 상호 결합되도록 연결되어 있다. 고전압 이네이블 라인 HVEN(330)은 상기 PMOS 트랜지스터쌍 중 제1 PMOS 트랜지스터(304)의 드레인 단자에 연결되어 있다. NAND 게이트(320)는 제1 입력 단자(33)에서 제1 이네이블 신호 EN1을 수신하고 제2 입력 단자(36)에서 제2 이네이블 신호 EN2를 수신한다. NAND 게이트(320)는 단자(325)에서 게이트 출력을 내보낸다. NAND 게이트의 출력은 고전압 이네이블 라인(330)에 연결된 드레인 단자와 그라운드(37)에 연결된 소스 단자를 구비하는 NMOS 트랜지스터(318)의 게이트 단자에 연결된다. NAND 게이트의 출력(325)은 인버터(316)에도 입력되며, 인버터(316)의 출력은 제2 NMOS 트랜지스터(314)의 게이트 단자에 공급된다. NMOS 트랜지스터(314)는 그라운드에 연결된 소스 단자와 제2 PMOS 트랜지스터(306)의 드레인 단자에 연결된 드레인 단자를 구비한다. 고전압 이네이블 라인(330)은 NMOS 트랜지스터(312)의 게이트 단자에 연결된다. NMOS 트랜지스터(312)는 통과 트랜지스터이며, 통과 저항(310)을 통해 드레인 단자에서 입력 단자(38)에 연결된다. 통과 트랜지스터(312)의 소스 단자는 출력 단자(39)에 연결된다.3 shows the details of the external high voltage power switch 30. The external high voltage power switch 30 includes an input terminal 38 for receiving an external power supply high voltage V _PP and an output terminal 39 for outputting a programming voltage V _M. The switch resistor 308 is connected to the input terminal 38 and is disposed in series with the NMOS transistor 302 of the diode connection connected between the switch resistor 308 and the low voltage power terminal V _DD 35. The pair of PMOS transistors 304, 306 are connected to one another between the diode 302 and the switch resistor 308. The high voltage enable line HVEN 330 is connected to the drain terminal of the first PMOS transistor 304 of the PMOS transistor pair. The NAND gate 320 receives the first enable signal EN1 at the first input terminal 33 and the second enable signal EN2 at the second input terminal 36. NAND gate 320 emits a gate output at terminal 325. The output of the NAND gate is connected to the gate terminal of the NMOS transistor 318 having a drain terminal connected to the high voltage enable line 330 and a source terminal connected to ground 37. The output 325 of the NAND gate is also input to the inverter 316, and the output of the inverter 316 is supplied to the gate terminal of the second NMOS transistor 314. The NMOS transistor 314 has a source terminal connected to ground and a drain terminal connected to the drain terminal of the second PMOS transistor 306. The high voltage enable line 330 is connected to the gate terminal of the NMOS transistor 312. The NMOS transistor 312 is a pass transistor and is connected to the input terminal 38 at the drain terminal through a pass resistor 310. The source terminal of the pass transistor 312 is connected to the output terminal 39.

2 개의 PMOS 트랜지스터(304, 306)가 상호 결합하여, 고전압 이네이블 라인(330)에서 최대 입력 전압 레벨을 재기억하는 양의 루프(positive loop)를 제공한다. 단자(35)에서의 공급 저전압 V_DD는 단자(38)에서 공급되는 외부 공급 고전압 V_PP보다 매우 작기 때문에, 2 개의 트랜지스터(318, 314)의 게이트 단자에 있는 NAND 게이트(320) 및 인버터(316)가 제공하는 내부 공급 전압 드라이브는 2 개의 트랜지스터(304, 306)의 게이트 단자에서 제공되는 외부 공급 고전압 드라이브를 상대하기에 불충분할 수 있다. 이 때문에, 총 전류는 스위칭 기간 중에 트랜지스터(306)와 트랜지스터(314) 사이에서 2 개의 트랜지스터(318, 304)를 통과하여 흐르므로 스위치 저항(308)은 2 개의 트랜지스터(304, 306)의 소스 단자에 연결된 노드에서 전압을 강하시킬 것이다.The two PMOS transistors 304 and 306 combine to provide a positive loop that re-remembers the maximum input voltage level at the high voltage enable line 330. Since the supply low voltage V _DD at terminal 35 is much smaller than the external supply high voltage V _PP supplied at terminal 38, the NAND gate 320 and the inverter 316 at the gate terminals of the two transistors 318, 314. The internal supply voltage drive provided by) may be insufficient to deal with the externally supplied high voltage drive provided at the gate terminals of the two transistors 304, 306. Because of this, the total current flows through the two transistors 318 and 304 between the transistor 306 and 314 during the switching period so that the switch resistor 308 is the source terminal of the two transistors 304 and 306. Will drop the voltage at the node connected to it.

노드 N_TOP(381)의 전압은 다이오드 연결된 트랜지스터(302)에 의해서 공급 저전압 V_DD보다 약간 적은 값으로 제한된다. 그 결과, 스위칭 시간은 노드 N_TOP 전압의 전체 붕괴(full collapse)에 비해서 단축된다. 스위치 저항(308)은 트랜지스터(318 또는 314)가 2 개의 PMOS 트랜지스터(304, 306)를 통해서 전류를 스위칭/토글링할 수 있도록 하기 위해서 노드 N_TOP의 전압을 저전압 V_DD 레벨까지 강하시킬 수 있도록 충분히 커야 한다. 스위칭 후, 전류는 스위치 저항(308)을 통과하고, 따라서 고전압 이네이블 라인 HVEL(330)의 전압은 [입력 단자(38) 상에서와 같은] 최대 외부 고전압 V_PP 또는 전부 그라운드 전위로 향하는 것 중 어느 하나로 향한다. 이와 같이 하여, 통과 트랜지스터 M_PASS(312)는 완전히 턴온되거나 턴오프된다. 통과 저항(310)은 내부 전하 펌프의 출력 임피던스의 크기 정도에 일치하여야 한다.The voltage at node N _TOP 381 is limited by the diode coupled transistor 302 to a value slightly less than the supply undervoltage V _DD . As a result, the switching time is shortened compared to the full collapse of the node N _TOP voltage. The switch resistor 308 allows the transistor 318 or 314 to drop the voltage at node N _{TOP down} to the low voltage V _DD level in order to enable switching / toggling current through the two PMOS transistors 304 and 306. It must be large enough. After switching, current passes through the switch resistor 308, so that the voltage of the high voltage enable line HVEL 330 is directed either to the maximum external high voltage V _PP (such as on input terminal 38) or to all ground potentials. Head to one. In this way, pass transistor M _PASS 312 is either turned on or turned off completely. The pass resistance 310 should match the magnitude of the output impedance of the internal charge pump.

도 1을 참조하면, 히스테리시스 전압 비교 회로(60)는 전하 펌프(20)를 턴온시키거나 턴오프시키기 위해서 프로그래밍 전압 V_M의 리플(ripple)에 기초하여 작용한다. 전하 펌프(20)는 전압 발생기보다는 전류 발생기에 더 가까운 기능을 행한다. 이 때문에, 외부 공급 전압 V_PP 스위치(30)의 직렬 임피던스가 너무 낮으면, 탱크 커패시터 C_TANK(44)에서 외부 공급 전압 V_PP에 의해 생성된 과잉 리플 때문에, 피드백 조정 루프는 적절하게 작용하지 않을 것이다. 전하 펌프 출력 임피던스는 전술한 수학식 4로부터 유도되는 수학식 10으로 주어진다.Referring to FIG. 1, the hysteresis voltage comparison circuit 60 operates based on the ripple of the programming voltage V _M to turn on or off the charge pump 20. The charge pump 20 functions closer to the current generator than to the voltage generator. Because of this, if the series impedance of the external supply voltage V _PP switch 30 is too low, due to the excess ripple generated by the external supply voltage V _PP in the tank capacitor C _TANK 44, the feedback adjustment loop may not work properly. will be. The charge pump output impedance is given by Equation 10 derived from Equation 4 described above.

수학식 9의 수치를 이용하면 이 수학식 10의 결과는 다음과 같이 된다.Using the numerical value of Equation 9, the result of Equation 10 is as follows.

외부 공급 전압 V_PP의 목적은 내부 전하 펌프의 전류 용량을 증가시키는 것이다. 내부 전하 펌프가 1회에 2 비트를 공급할 수 있다고 가정하면, 8 비트를 프로그램하기 위해서, 외부 공급 전압 V_PP는 나머지 6 비트에 대한 공급을 수행하여야 하므로, 수학식 11이 된다.The purpose of the external supply voltage V _PP is to increase the current capacity of the internal charge pump. Assuming that the internal charge pump can supply 2 bits at a time, in order to program 8 bits, the external supply voltage V _PP must perform supply for the remaining 6 bits.

외부 공급 전압 V_PP 부하 라인을 내부 전하 펌프 부하 라인과 일치시키기 위해서, 외부 공급 전압 V_PP는 프로그래밍 전압 V_MO에 거의 같을 필요가 있다. 이러한 계산에 의해서, 통과 트랜지스터 M_PASS(312)는 통과 저항 R_PASS(310)의 저항치에 포함되는 직렬 저항치를 갖는다.In order to match the external supply voltage V _PP load line with the internal charge pump load line, the external supply voltage V _PP needs to be approximately equal to the programming voltage V _MO . By this calculation, the pass transistor M _PASS 312 has a series resistance value included in the resistance value of the pass resistance R _PASS 310.

본 발명의 이중 모드 고전압 파워서플라이 아키텍쳐는 저속의 직렬 액세스를 가지는 저전압 플래시 메모리를 테스트하는 동안에 외부 파워서플라이 고전압과 함께 내부 전하 펌프 전압으로부터 고속의 병행 프로그래밍을 가능하게 한다. 이중 모드 파워서플라이 회로는 또한, 저속의 저전류 직렬 프로그래밍 모드에서 프로그램하는 것을 가능하게 하여, 내부 전하 펌프가 실리콘 다이 상에서 상당히 작은 여역으로 될 수 있게 한다.The dual mode high voltage power supply architecture of the present invention allows for high speed parallel programming from an internal charge pump voltage with an external power supply high voltage while testing low voltage flash memory with low speed serial access. The dual mode power supply circuit also makes it possible to program in a low speed, low current series programming mode, allowing the internal charge pump to be significantly smaller on the silicon die.

Claims (11)

저전압 비휘발성 메모리를 테스트하는 동안의 프로그래밍 시에 고속도를 제공하는 이중 모드 고전압 파워서플라이 회로로서,A dual mode high voltage power supply circuit that provides high speeds during programming while testing low voltage nonvolatile memory. 입력측에서 외부 파워서플라이 저전압(V_DD)을 수신하고 출력측에서 프로그래밍 고전압(V_M)을 생성하는 전하 펌프로서, 이 전하 펌프는 타이밍 신호를 수신하기 위한 클록 입력을 가지는 것인 상기 전하 펌프와;A charge pump that receives an external power supply low voltage (V _DD ) at an input side and generates a programming high voltage (V _M ) at an output side, the charge pump having a clock input for receiving a timing signal; 제1 입력 단자, 제2 입력 단자, 출력 단자 및 복수 개의 이네이블 입력을 구비하는 외부 고전압 스위치로서, 이 외부 고전압 스위치는 상기 제1 입력 단자에서 외부 파워서플라이 고전압(V_PP)을 수신하고 상기 제2 입력 단자에서 외부 파워서플라이 저전압(V_DD)을 수신하며 상기 출력 단자에서 상기 프로그래밍 고전압(V_M)을 출력하고, 상기 복수 개의 이네이블 입력 중 제1 이네이블 입력에 공급되는 고속 프로그램 이네이블 신호에 의해서 활성되거나 비활성되는 것인 상기 외부 고전압 스위치와;An external high voltage switch having a first input terminal, a second input terminal, an output terminal, and a plurality of enable inputs, the external high voltage switch receiving an external power supply high voltage (V _PP ) at the first input terminal and receiving the first input terminal. A high speed program enable signal that receives an external power supply low voltage (V _DD ) at a second input terminal, outputs the programming high voltage (V _M ) at the output terminal, and is supplied to a first enable input among the plurality of enable inputs. The external high voltage switch being activated or deactivated by; 복수 개의 비휘발성 메모리 블록으로서, 각 비휘발성 메모리 블록은 상기 프로그래밍 전압을 수신하기 위해서 공통의 프로그래밍 노드에 연결된 프로그래밍 입력 단자를 가지는 메모리 블록 스위치에 연결되고, 각 메모리 블록 스위치는 상기 메모리 블록 스위치를 활성시키거나 비활성시키기 위한 신호를 수신하는 제어 입력 단자를 구비하며, 각 비휘발성 메모리 블록은 개개의 메모리 블록 스위치가 활성될 때 상기 프로그래밍 전압에 의해서 프로그램되는 것인 상기 복수 개의 비휘발성 메모리 블록과;A plurality of nonvolatile memory blocks, each nonvolatile memory block coupled to a memory block switch having a programming input terminal coupled to a common programming node to receive the programming voltage, each memory block switch activating the memory block switch. A plurality of nonvolatile memory blocks having a control input terminal for receiving a signal for disabling or deactivating, wherein each nonvolatile memory block is programmed by the programming voltage when an individual memory block switch is activated; 상기 고속 프로그램 이네이블 신호를 수신하기 위한 입력 단자와, 상기 메모리 스위치의 제어 입력 단자들에 연결된 복수 개의 출력 단자를 구비하는 프로그래밍 제어부와;A programming controller having an input terminal for receiving the high speed program enable signal and a plurality of output terminals connected to control input terminals of the memory switch; 상기 전하 펌프에 대한 타이밍 신호를 발생하는 타이밍 신호 발생 수단Timing signal generating means for generating a timing signal for the charge pump 을 포함하고,Including, 상기 이중 모드 고전압 파워서플라이는 상기 외부 고전압 스위치가 비활성된 때에는 제1 프로그래밍 모드로 동작하며, 상기 이중 모드 고전압 파워서플라이는 상기 외부 고전압 스위치가 활성된 때에는 제2 프로그래밍 모드로 동작하는 것인 이중 모드 고전압 파워서플라이 회로.The dual mode high voltage power supply operates in a first programming mode when the external high voltage switch is deactivated, and the dual mode high voltage power supply operates in a second programming mode when the external high voltage switch is activated. Power supply circuit. 제1항에 있어서, 상기 타이밍 신호 발생 수단은,The method of claim 1, wherein the timing signal generating means, 클록 신호를 제공하는 오실레이터 회로와;An oscillator circuit for providing a clock signal; 상기 프로그래밍 전압을 조정하는 분배기 및 히스테리시스 전압 비교 회로로서, 이 분배기 및 히스테리시스 전압 비교 회로는 신호 입력측에서 상기 프로그래밍 전압을 수신하고 기준 입력측에서 기준 전압을 수신하며 출력 단자에서 아날로그 이네이블 신호를 출력하는 것인 상기 분배기 및 히스테리시스 전압 비교 회로와;A divider and hysteresis voltage comparison circuit for adjusting the programming voltage, the divider and hysteresis voltage comparison circuit receiving the programming voltage at a signal input side, a reference voltage at a reference input side, and outputting an analog enable signal at an output terminal; The divider and hysteresis voltage comparison circuit; 클록 단자에서 상기 클록 신호를 수신하고 데이터 단자에서 상기 아날로그 이네이블 신호를 수신하며 출력 단자에서 타이밍 이네이블 신호를 출력하는 플립플롭 회로와;A flip-flop circuit that receives the clock signal at a clock terminal, receives the analog enable signal at a data terminal, and outputs a timing enable signal at an output terminal; 제1 입력 단자에서 상기 클록 신호를 수신하고 제2 입력 단자에서 상기 타이밍 이네이블 신호를 수신하며 출력 단자에서 상기 타이밍 신호를 출력하는 로직 게이트A logic gate that receives the clock signal at a first input terminal, receives the timing enable signal at a second input terminal, and outputs the timing signal at an output terminal 를 포함하는 것인 이중 모드 고전압 파워서플라이 회로.Dual mode high voltage power supply circuit comprising a. 제2항에 있어서, 상기 타이밍 이네이블 신호는 상기 외부 고전압 스위치의 상기 복수 개의 이네이블 입력 중 제2 이네이블 입력에 공급되는 것인 이중 모드 고전압 파워서플라이 회로.3. The dual mode high voltage power supply circuit of claim 2, wherein the timing enable signal is supplied to a second enable input of the plurality of enable inputs of the external high voltage switch. 제2항에 있어서, 상기 프로그래밍 고전압은 제1 프로그래밍 모드와 제2 프로그래밍 모드 모두에서 동일한 최대 부하 라인을 출력하도록 상기 히스테리시스 비교 회로에 의해서 조정되는 값을 가지는 것인 이중 모드 고전압 파워서플라이 회로.3. The dual mode high voltage power supply circuit of claim 2, wherein the programming high voltage has a value adjusted by the hysteresis comparison circuit to output the same maximum load line in both the first programming mode and the second programming mode. 제4항에 있어서, 상기 전하 펌프는 동작 클록 주파수와 출력 임피던스를 가지며, 상기 동작 클록 주파수와 출력 임피던스는 모두 일정한 것인 이중 모드 고전압 파워서플라이 회로.5. The dual mode high voltage power supply circuit of claim 4, wherein the charge pump has an operating clock frequency and an output impedance, and both the operating clock frequency and the output impedance are constant. 제5항에 있어서, 상기 출력 임피던스와 상기 프로그래밍 전압은 내부 통과 저항 및 상기 외부 전압 스위치를 매개로 하여 상기 외부 파워서플라이 고전압에 의해서 일치되는 것인 이중 모드 고전압 파워서플라이 회로.6. The dual mode high voltage power supply circuit of claim 5, wherein the output impedance and the programming voltage are matched by the external power supply high voltage via an internal pass resistor and the external voltage switch. 제1항에 있어서, 상기 비휘발성 메모리 블록을 프로그램하기 위한 상기 프로그래밍 고전압은 상기 외부 전압이 비활성된 때에 상기 전하 펌프로부터 발생되는 것인 이중 모드 고전압 파워서플라이 회로.2. The dual mode high voltage power supply circuit of claim 1, wherein the programming high voltage for programming the nonvolatile memory block is generated from the charge pump when the external voltage is inactive. 제7항에 있어서, 상기 복수 개의 비활성 메모리 블록 중 2 개의 비활성 메모리 블록은 동시에 프로그램되는 것인 이중 모드 고전압 파워서플라이 회로.8. The dual mode high voltage power supply circuit of claim 7, wherein two inactive memory blocks of the plurality of inactive memory blocks are programmed simultaneously. 제1항에 있어서, 상기 비휘발성 메모리 블록을 프로그램하기 위한 상기 프로그래밍 고전압은 상기 외부 전압 스위치가 활성된 때에 상기 외부 파워서플라이 고전압과 상기 전하 펌프 모두로부터 발생되는 것인 이중 모드 고전압 파워서플라이 회로.2. The dual mode high voltage power supply circuit of claim 1, wherein the programming high voltage for programming the nonvolatile memory block is generated from both the external power supply high voltage and the charge pump when the external voltage switch is activated. 제9항에 있어서, 상기 복수 개의 비휘발성 메모리 블록 중 적어도 8 개의 비휘발성 메모리 블록은 동시에 프로그램되는 것인 이중 모드 고전압 파워서플라이 회로.10. The dual mode high voltage power supply circuit of claim 9, wherein at least eight nonvolatile memory blocks of the plurality of nonvolatile memory blocks are programmed simultaneously. 제1항에 있어서, 상기 외부 전압 스위치는,The method of claim 1, wherein the external voltage switch, 상기 제2 입력 단자에 연결된 다이오드와;A diode connected to the second input terminal; 상기 제1 입력 단자에 연결된 스위치 저항과;A switch resistor connected to the first input terminal; 상기 다이오드와 상기 스위치 저항 사이에 상호 결합되도록 연결된 한 쌍의 PMOS 트랜지스터로서, 고전압 이네이블 라인이 상기 한 쌍의 PMOS 트랜지스터 중 하나의 PMOS 트랜지스터의 드레인 단자에서 출력되는 것인 상기 한 쌍의 PMOS 트랜지스터와;A pair of PMOS transistors coupled to be coupled to each other between the diode and the switch resistor, wherein the pair of PMOS transistors is a high voltage enable line output from a drain terminal of one of the pair of PMOS transistors; ; 상기 복수 개의 이네이블 입력을 수신하고 출력 단자에서 제1 게이트 출력을 출력하는 제1 로직 게이트와;A first logic gate receiving the plurality of enable inputs and outputting a first gate output at an output terminal; 상기 고전압 이네이블 라인에 연결된 드레인 단자와 그라운드 전위에 연결된 소스 단자를 구비하며 게이트 단자에서 상기 제1 게이트 출력을 수신하는 제1 NMOS 트랜지스터와;A first NMOS transistor having a drain terminal connected to the high voltage enable line and a source terminal connected to a ground potential and receiving the first gate output at a gate terminal; 입력 단자에서 상기 제1 게이트 출력을 수신하고 출력 단자에서 제2 게이트 출력을 출력하는 제2 로직 게이트와;A second logic gate receiving the first gate output at an input terminal and outputting a second gate output at an output terminal; 상기 한 쌍의 PMOS 트랜지스터 중 다른 PMOS 트랜지스터의 드레인 단자에 연결된 드레인 단자와 그라운드 전위에 연결된 소스 단자를 구비하며 게이트 단자에서 상기 제2 게이트 출력을 수신하는 제2 NMOS 트랜지스터와;A second NMOS transistor having a drain terminal connected to a drain terminal of another PMOS transistor of the pair of PMOS transistors and a source terminal connected to a ground potential and receiving the second gate output at a gate terminal; 상기 고전압 이네이블 라인에 연결된 게이트 단자와, 상기 제2 입력 단자에 연결된 드레인 단자와, 상기 출력 단자에 연결된 소스 단자를 구비하는 통과 트랜지스터와;A pass transistor having a gate terminal connected to the high voltage enable line, a drain terminal connected to the second input terminal, and a source terminal connected to the output terminal; 상기 통과 트랜지스터의 드레인 단자와 상기 제2 입력 단자 사이에 직렬 연결된 통과 저항Pass resistor connected in series between the drain terminal of the pass transistor and the second input terminal 을 구비하는 것인 이중 모드 고전압 파워서플라이 회로.The dual mode high voltage power supply circuit.