KR20050014926A - Frequency Synthesizer - Google Patents
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Abstract
Description
본 발명은 주파수 합성기에 관한 것으로서, 특히 지연 고정 루프를 이용한 주파수 합성기에 관한 것이다.The present invention relates to a frequency synthesizer, and more particularly, to a frequency synthesizer using a delay locked loop.
오늘날 무선통신 기술은 전자통신산업 분야에 있어서 급속한 성장을 거듭하고 있다. 통신의 궁극적인 목적인 언제, 어디서나, 누구에게나 바로 정보를 전달할 수 있도록, 개인 휴대용 무선통신 기술에 대한 지속적인 연구 개발은 질적인 면과 양적인 면에서 혁신적인 변화를 일으키고 있다.Today, wireless communication technology is growing rapidly in the electronic communication industry. The ongoing research and development of personal portable radio technology is revolutionizing both qualitative and quantitative so that the ultimate goal of communication is to deliver information directly to anyone, anywhere, anytime.
무선통신 시스템을 구성하는 각 블록(block)은 그 위치에 따라 다양한 사양들을 요구한다. 무선통신이 발달함에 따라 그 사양들은 종래 몇 가지를 만족하는 것에 그치는 것이 아니라 모든 사양들에 높은 완성도를 요구하며 날로 복잡해져가고 있다. 무선통신 시스템의 수신부는 무선주파수(RF) 신호를 전달받고 증폭, 여파(filter) 및 처리(process)가 손쉬운 더 낮은 주파수를 가지는 신호로 변환한다. 이와 같은 주파수 변환은 주파수 혼합기(mixer)에서 이루어진다. 주파수 혼합기를 구동시키기 위하여 적절한 주파수를 갖는 지역주파신호(LO)를 필요로 하게 된다. 이 지역주파신호는 일반적으로 주파수 합성기에 의해 만들어진다. Each block constituting a wireless communication system requires various specifications depending on its location. As wireless communication develops, the specifications are not only satisfying some of the prior art, but they are becoming more and more complicated, requiring high perfection in all specifications. The receiver of a wireless communication system receives a radio frequency (RF) signal and converts it into a signal having a lower frequency, which is easy to amplify, filter, and process. Such frequency conversion is performed in a frequency mixer. In order to drive the frequency mixer, a local frequency signal LO having an appropriate frequency is required. This local frequency signal is usually produced by a frequency synthesizer.
이와 같은 주파수 합성기는 통상적적으로 위상 고정 루프를 이용한 방식과 지연 고정 루프를 이용한 주파수 합성기가 사용되고 있다.Such frequency synthesizers are commonly used with a phase locked loop and a frequency synthesizer using a delay locked loop.
도 1은 위상 고정 루프(PLL: Phase-Locked Loop)를 이용한 통상적인 주파수 합성기(100)를 도시한다. 종래 위상 고정 루프를 이용한 주파수 합성기(100)는, 소정 주파수(f1)를 갖는 입력 신호의(Fin)와 궤환 신호(Ffeedback)의 위상차를 검출하는 위상 검출기(PD : Phase Detector)(110)와, 위상 검출기(110)에서 검출된 주파수차에 따라 제어 신호(controlled signal)를 출력하는 루프 필터(LF : Loop Filter) (120)와, 루프 필터(120)의 제어 신호에 발진되어, 소정 주파수(f2)의 신호(Fout)를 출력하는 전압 제어 발진기(VCO : Voltage Controlled Oscillator)(130)와, 전압 제어 발진기(123)에서 출력된 신호의 주파수를 분주하여 위상 검출기(110)로 궤환시키는 분주기(140)를 포함한다. 위상 검출기(110)는 익스클로시브 오아게이트(XOR), JK플리플롭으로 구현된다. 분주기(140)는 간단하게 T 플리플롭으로 구성되고, 루프 필터(120)는 저대역통과필터(Low Pass Filter)로 캐패시터와 저항으로 이루어진다.1 shows a typical frequency synthesizer 100 using a phase-locked loop (PLL). The frequency synthesizer 100 using the conventional phase locked loop includes a phase detector (PD) 110 that detects a phase difference between an input signal F in and a feedback signal F feedback having a predetermined frequency f1. And a loop filter 120 for outputting a controlled signal according to the frequency difference detected by the phase detector 110 and a control signal of the loop filter 120 to generate a predetermined frequency. A voltage controlled oscillator (VCO) 130 for outputting the signal F out of (f2) and a frequency of the signal output from the voltage controlled oscillator 123 are divided and fed back to the phase detector 110. The frequency divider 140 is included. The phase detector 110 is implemented with an exclusive oar gate (XOR) and a JK flip-flop. The divider 140 is simply composed of T flip-flops, and the loop filter 120 is a low pass filter that is composed of a capacitor and a resistor.
이와 같이 구성된 종래 위상 고정 루프를 이용한 주파수 합성기의 동작은 다음과 같다. 먼저, 소정 주파수(f1)를 갖는 신호(Fin)가 입력되면, 위상 검출기(110)는 입력 신호(Fin)와 궤환 신호(Ffeedback)의 위상차를 검출하고, 루프 필터(120)는 검출된 위상차에 대응되어 제어 신호를 출력한다. 이어서, 전압 제어 발진기(130)는 루프 필터(120)의 제어 신호에 발진되어 소정 주파수(f2)를 갖는 신호(Fout)를 출력하고, 분주기(140)는 전압 제어 발진기(130)에서 출력된 신호의 주파수를 분주하여 위상 검출기(110)로 궤환시키는 동작을 반복한다.The operation of the frequency synthesizer using the conventional phase locked loop configured as described above is as follows. First, when a signal F in having a predetermined frequency f1 is input, the phase detector 110 detects a phase difference between the input signal F in and the feedback signal F feedback , and the loop filter 120 detects the phase difference. The control signal is output in correspondence with the phase difference. Subsequently, the voltage controlled oscillator 130 is oscillated to the control signal of the loop filter 120 to output a signal F out having a predetermined frequency f2, and the divider 140 is output from the voltage controlled oscillator 130. The operation of dividing the frequency of the received signal and feeding it back to the phase detector 110 is repeated.
이와 같은 동작의 반복을 통해서 입력 신호(Fin)와 궤환 신호(Ffeedback)가 정확하게 고정(Locking)되면, 이에 따른 제어 신호에 의해서 전압 제어 발진기(130)에서 소정 주파수(f2)를 가지는 신호(Fout)가 출력된다.When the input signal F in and the feedback signal F feedback are accurately locked by repeating the above operation, the signal having the predetermined frequency f2 in the voltage controlled oscillator 130 is controlled by the control signal accordingly. F out ) is printed.
하지만, 이와 같은 종래 위상 고정 루프를 이용한 주파수 합성기의 경우, 출력 신호(Fout)의 주파수(f2)는 그 주파수 대역 또는 그 주파수(f2)를 2의 승수(2N)(여기서 N은 분주기(140)를 구성하는 플립플롭의 개수)로 나눈 주파수 대역을 가진 신호만을 합성할 수 있다.However, in the case of a frequency synthesizer using such a conventional phase locked loop, the frequency f2 of the output signal F out is equal to the frequency band or the frequency f2 by a multiplier 2 N of 2, where N is a divider. Only signals having a frequency band divided by the number of flip-flops constituting 140 may be synthesized.
도 2는 대한민국특허출원번호 제1997-0005133호에 개시된 종래 지연 고정 루프(Delayed Locked Loop)를 이용한 주파수 배가기(200)를 도시한다. 도 2를 참조하여, 종래 지연 고정 루프를 이용한 주파수 합성기(200)는 입력 신호(Fin)와 궤환 신호(Ffeedback)의 위상차를 검출하는 위상 검출기(210)와, 위상 검출기(210)에서 검출된 위상차에 따라 제어 신호를 출력하는 루프 필터(220)와, 루프 필터(220)의 제어 신호에 따라 입력 신호(Fin)의 지연율을 가변시켜 상기 위상 검출기(210)로 궤환시키는 전압 제어 지연기(230)(VCDL : Voltage-Controlled Delay Line), 전압 제어 지연기(230) 및 입력 신호(Fin)를 논리연산하여 출력 신호(Fout)를 발생하는 논리연산수단(240)을 포함한다. 전압 제어 지연기(230)는 소정 개수(4개)의 단위 지연 셀로 구성된다. 논리연산수단(240)은 배타적논리합게이트로 구성된다.2 illustrates a frequency multiplier 200 using a conventional delayed locked loop disclosed in Korean Patent Application No. 1997-0005133. Referring to FIG. 2, the frequency synthesizer 200 using the conventional delay locked loop includes a phase detector 210 for detecting a phase difference between an input signal F in and a feedback signal F feedback and a phase detector 210. A loop filter 220 for outputting a control signal according to the phase difference, and a voltage control delayer for varying a delay rate of the input signal F in according to the control signal of the loop filter 220 and feeding it back to the phase detector 210. And a logic operation means 240 for generating an output signal F out by logically operating the voltage-controlled delay line (VCDL), the voltage controlled delay line 230, and the input signal F in . The voltage controlled delay unit 230 is composed of a predetermined number (four) unit delay cells. The logical operation means 240 is composed of an exclusive logical gate.
이와 같이 구성된 종래 지연 고정 루프를 이용한 주파수 합성기의 동작은 다음과 같다. 먼저, 주파수(f1)를 갖는 신호가 입력되면, 위상 검출기(210)는 입력 신호(Fin)와 전압 제어 지연기(230)로부터 궤환되는 궤환 신호(Ffeedback)의 위상차를 검출하고, 루프 필터(220)는 검출된 위상차에 대응되어 제어 신호를 전압 제어 지연기(230)로 출력한다.The operation of the frequency synthesizer using the conventional delay lock loop configured as described above is as follows. First, when a signal having a frequency f1 is input, the phase detector 210 detects a phase difference between the input signal F in and the feedback signal F feedback fed back from the voltage control delay 230, and loop filter. 220 outputs a control signal to the voltage control delay 230 in response to the detected phase difference.
전압 제어 지연기(230)의 지연 셀들은 각각 루프 필터(220)에서 출력된 제어 신호에 따라 상기 입력 신호의 지연율을 조정하여 위상에 변화를 주게 된다. 즉, 각 지연 셀들은 한주기의 신호를 4분주한 위상의 신호를 각각 출력하게 된다. 이에 따라, 입력 신호(Fin) 및 1/4주기의 차이가 나는 지연 셀의 출력을 배타적논리합게이트(XOR)를 통하여 논리연산함으로써, 입력 신호(Fin)의 주파수의 2배의 주파수를 갖는 신호를 형성한다..The delay cells of the voltage control delay unit 230 change the phase of the input signal according to the control signal output from the loop filter 220. That is, each of the delay cells outputs a signal having a phase divided by four signals of one period. Accordingly, by logically calculating the output of the delay cell having the difference between the input signal Fi n and the quarter period through the exclusive logical sum gate XOR, the frequency having twice the frequency of the input signal F in is obtained. Form a signal.
그러나, 종래 지연 고정 루프를 이용한 주파수 합성기(200)는 종래 위상 고정 루프를 이용한 구조에 비하여 간단하지만, 배타적논리합게이트(XOR)를 가지고 있는 단점에 의해 듀티(Duty) 문제를 해결할 수 없다. 또한, 이 같은 종래 지연 고정 루프를 이용한 주파수 합성기(200) 역시 종래 위상 고정 루프를 이용한 주파수 합성기와 마찬가지로, 출력으로 얻을 수 있는 신호의 주파수 대역이 입력 신호의 주파수 대역보다 큰 대역의 신호(예컨대 입력 신호 주파수의 2배)로 제한되며 유연하지 못하다.However, although the frequency synthesizer 200 using the conventional delay locked loop is simpler than the structure using the conventional phase locked loop, due to the disadvantage of having an exclusive logic gate (XOR), a duty problem cannot be solved. In addition, the frequency synthesizer 200 using the conventional delay locked loop is also similar to the frequency synthesizer using the conventional phase locked loop. Twice the signal frequency) and is not flexible.
이에 본 발명은 입력 신호로부터 보다 유연하게 출력 신호의 주파수를 설정할 수 있는 합성할 수 있는 주파수 합성기를 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a synthesizer capable of combining the frequency of the output signal from the input signal more flexibly.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 주파수 합성기는 지연 고정 루프를 사용하여 입력 신호를 소정 기간 지연시키고 이에 따라 고정된 제어 신호를 전압 제어 발진기에 제공하는 것을 일 특징으로 한다. A frequency synthesizer according to an embodiment of the present invention for achieving the above object is characterized by delaying the input signal by a predetermined period using a delay lock loop, and thus providing a fixed control signal to the voltage controlled oscillator.
전압 제어 발진기는 환상 형태의 단위 셀들로 구성된다. 이에 따라 지연 고정 루프를 구성하는 단위 지연 셀들 및 제어 발진기를 구성하는 단위 셀들의 비율에 의존하는 주파수를 가지는 신호를 발생할 수 있다.The voltage controlled oscillator is composed of unit cells in an annular shape. Accordingly, a signal having a frequency depending on the ratio of the unit delay cells constituting the delay locked loop and the unit cells constituting the control oscillator may be generated.
지연 고정 루프는 입력 신호와 궤환 신호의 위상차를 검출하는 위상 검출기와, 상기 위상 검출기에 의해 검출된 위상차에 근거하여 제어 신호를 출력하는 루프 필터와, 상기 제어 신호에 따라 상기 입력 신호의 지연율을 가변시켜 상기 위상 검출기로 궤환시키는 전압 제어 지연기를 포함한다.The delay lock loop includes a phase detector for detecting a phase difference between an input signal and a feedback signal, a loop filter for outputting a control signal based on the phase difference detected by the phase detector, and a delay rate of the input signal according to the control signal. And a voltage controlled delay unit for feeding back to the phase detector.
예컨대, 전압 제어 지연기는 입력 신호에 직렬로 연결된 N개의 단위 지연 셀들로 구성되고, 전압 제어 발진기가 환형 구조로 연결된 M개의 단위 셀들로 구성되면, 전압 제어 발진기는 입력 신호의 주파수의 (N/M) 배에 해당하는 주파수를 갖는 신호를 출력한다.For example, if the voltage controlled oscillator is composed of N unit delay cells connected in series to the input signal, and the voltage controlled oscillator is composed of M unit cells connected in an annular structure, the voltage controlled oscillator is N / M of the frequency of the input signal. ) Output the signal with frequency corresponding to twice.
따라서, 전압 제어 지연기의 단위 지연 셀들의 개수 및 전압 제어 발진기의 단위 셀들의 개수를 적절히 조절함으로써, 유연성 있게 다양한 주파수를 가지는 출력 신호를 생성할 수 있다.Accordingly, by appropriately adjusting the number of unit delay cells of the voltage controlled delay unit and the number of unit cells of the voltage controlled oscillator, it is possible to flexibly generate an output signal having various frequencies.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey.
도 3은 본 발명에 따른 주파수 합성기를 개략적으로 도시하는 블록도이다. 도 3을 참조하여, 본 발명에 따른 주파수 합성기(300)는 입력 신호(Fin)를 소정 시간 지연시키는 지연 고정 루프(305), 지연 고정 루프(305)에 의해 고정된 제어 전압(Vcon)에 따라 발진되어 소정 주파수의 신호(Fout)를 출력하는 전압 제어 발진기(340)를 포함한다. 지연 고정 루프(305)는 입력 신호(Fin)와 궤환 신호(Ffeedback)의 위상차를 검출하는 위상 검출기(310)와, 위상 검출기(310)에서 검출된 위상차에 따라 제어 신호(Vcon)를 출력하는 루프 필터(320)와, 루프 필터(320)의 제어 신호에 따라 입력 신호(Fin)의 지연율을 가변시켜 상기 위상 검출기(310)로 궤환시키는 전압 제어 지연기(330)(VCDL : Voltage Controlled Delay Line)를 포함한다. 전압 제어 지연기(330)는 입력 신호의 지연율을 가변시키는 다수 개(N)(DC(1), DC(2), DC(3), ..., DC(N-1) ~ DC(N))의 단위 지연 셀들로 구성된다.3 is a block diagram schematically showing a frequency synthesizer according to the present invention. Referring to FIG. 3, the frequency synthesizer 300 according to the present invention has a control circuit Vcon fixed by a delay locked loop 305 and a delay locked loop 305 for delaying an input signal F in a predetermined time. The oscillator includes a voltage controlled oscillator 340 that oscillates along and outputs a signal F out of a predetermined frequency. The delay lock loop 305 outputs a phase detector 310 for detecting a phase difference between the input signal F in and the feedback signal F feedback and a control signal Vcon according to the phase difference detected by the phase detector 310. A voltage control delayer 330 (VCDL) for varying the delay rate of the input signal F in according to the loop filter 320 and the control signal of the loop filter 320 and feeding it back to the phase detector 310. Delay Line). The voltage controlled delay unit 330 includes a plurality of Ns (DC (1), DC (2), DC (3), ..., DC (N-1) to DC (N) which vary the delay rate of the input signal. Unit delay cells).
전압 제어 발진기(340)는 루프 필터(320)에 의한 고정된 제어 신호(Vcon)를 공급 받아 동작하는 환상 형태의 다수 개의 단위 셀들(M)(C(1), C(2), C(3), ..., C(M-1), C(M))로 구성된다. 전압 제어 발진기(340)를 구성하는 단위 셀들 (C(1), C(2), C(3), ..., C(M-1), C(M))은 전압 제어 지연기(330)를 구성하는 지연 단위 셀들 (DC(1), DC(2), DC(3), ..., DC(N-1) ~ DC(N))과 동일한 구조를 가진다.The voltage controlled oscillator 340 is provided with a plurality of annular unit cells M (C (1), C (2) and C (3) operated by a fixed control signal Vcon supplied by the loop filter 320. ), ..., C (M-1), C (M)). The unit cells C (1), C (2), C (3), ..., C (M-1), and C (M) constituting the voltage controlled oscillator 340 are the voltage controlled delay unit 330. ) Has the same structure as the delay unit cells DC (1), DC (2), DC (3), ..., DC (N-1) to DC (N).
이와 같은 구성을 가지는 본 발명의 주파수 합성기(300)의 동작에 대하여 설명을 한다. 소정 주파수(예컨대 f1, 주기 T1)를 갖는 신호(Fin)가 입력되면 위상 검출기(310)는 입력 신호(Fin)와 전압 제어 지연기(330)로부터 궤환되는 신호(Ffeedback)의 위상차를 검출한다. 루프 필터(320)는 위상 검출기(310)에 의해 검출된 위상차에 대응되는 제어 신호(Vcon)를 전압 제어 지연기(330)로 출력한다. 전압 제어 지연기(330)를 구성하는 각각의 단위 지연 셀들(DC(1), DC(2), DC(3), ..., DC(N-1) ~ DC(N))은 루프 필터(320)에서 출력되는 제어 신호(Vcon)에 의해 제어되어 기본 지연량을 조절함으로써, 전체적으로 전압 제어 지연기(330)에서 출력되는 신호의 주파수를 조절한다. 상기 전압 제어 지연기(330)의 출력은 다시 위상 검출기(310)로 입력된다. 이와 같은 과정은 전체 지연 고정 루프가 고정(locking) 될 때까지 반복된다.The operation of the frequency synthesizer 300 of the present invention having such a configuration will be described. When a signal F in having a predetermined frequency (for example, f1 and a period T1) is input, the phase detector 310 determines a phase difference between the input signal F in and the signal F feedback fed back from the voltage control delay unit 330. Detect. The loop filter 320 outputs a control signal Vcon corresponding to the phase difference detected by the phase detector 310 to the voltage control delay unit 330. Each of the unit delay cells DC (1), DC (2), DC (3), ..., DC (N-1) to DC (N) constituting the voltage controlled delay unit 330 is a loop filter. By controlling the basic delay amount controlled by the control signal Vcon output from 320, the frequency of the signal output from the voltage control delayer 330 as a whole is adjusted. The output of the voltage controlled delay unit 330 is input to the phase detector 310 again. This process is repeated until the entire delay lock loop is locked.
전체 루프가 고정되면, 각 단위 지연 셀들(DC(1), DC(2), DC(3), ..., DC(N-1) ~ DC(N)) 각각의 단위 지연 시간은 T1/N이 되고 이를 반영하여 루프 필터(320)의 출력인 제어 전압(Vcon)은 고정(locking)된다. 이 같이 고정된 제어 전압(Vcon)이 전압 제어 발진기(340)를 구성하는 환상 형태의 각각의 단위 셀들(C(1), C(2), C(3), ..., C(M-1), C(M))에 제공된다. 한편, 전압 제어 발진기(340)는 환상 형태로 연결되어 있는 M개의 단위 셀들로 구성되어 있기 때문에, 그 단 위 셀 개수(M) 만큼의 입력 신호(즉, 고정된 제어 전압)의 지속시간(duration)이 증가한다. 따라서, 전압 제어 발진기(340)에서 출력되는 출력 신호(Fout)의 주파수(f2)는 (N/M)*f1 이 된다.When the entire loop is fixed, the unit delay time of each of the unit delay cells DC (1), DC (2), DC (3), ..., DC (N-1) to DC (N) is T1 / N becomes and reflects the control voltage Vcon, which is the output of the loop filter 320, is locked. Each of the unit cells C (1), C (2), C (3), ..., C (M−) in which the fixed control voltage Vcon constitutes the voltage controlled oscillator 340 is configured. 1), C (M)). On the other hand, since the voltage controlled oscillator 340 is composed of M unit cells connected in an annular shape, the duration of an input signal (that is, a fixed control voltage) corresponding to the number of unit cells M is maintained. ) Increases. Therefore, the frequency f2 of the output signal F out output from the voltage controlled oscillator 340 becomes (N / M) * f1.
이상의 본 발명에 따르면, 전압 제어 지연기(330) 및 전압 제어 발진기(340)을 구성하는 셀들의 개수를 적절히 조절함으로써 다양한 대역폭의 주파수를 만들거나 변화시킬 수 있다. According to the present invention, the frequency of various bandwidths can be made or changed by appropriately adjusting the number of cells constituting the voltage controlled delay unit 330 and the voltage controlled oscillator 340.
뿐만 아니라 출력 신호가 전압 제어 발진기(340)에서 직접 나오게 되므로 신호의 모양 또한 왜곡되지 아니하고 깨끗하다.In addition, since the output signal comes directly from the voltage controlled oscillator 340, the shape of the signal is also clean and not distorted.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far, the present invention has been described with reference to the preferred embodiment (s). Those skilled in the art will appreciate that the present invention can be implemented in a modified form without departing from the essential features of the present invention. Therefore, the disclosed embodiments should be considered in descriptive sense only and not for purposes of limitation. The scope of the present invention is shown in the claims rather than the foregoing description, and all differences within the scope will be construed as being included in the present invention.
도 1은 종래 위상 고정 루프를 이용한 주파수 합성기를 도시한다.1 shows a frequency synthesizer using a conventional phase locked loop.
도 2는 종래 지연 고정 루프를 이용한 주파수 배가기를 도시한다.2 shows a frequency doubler using a conventional delay locked loop.
도 3은 본 발명의 실시 예에 따른 주파수 합성기를 도시한다.3 illustrates a frequency synthesizer according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
300 : 주파수 합성기 305 : 지연 고정 루프300: frequency synthesizer 305: delay locked loop
310 : 위상 검출기 320 : 루프 필터310: phase detector 320: loop filter
330 : 전압 제어 지연기 340 : 전압 제어 발진기330: voltage controlled delay 340: voltage controlled oscillator
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Cited By (2)
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|---|---|---|---|---|
| KR100813528B1 (en) * | 2006-06-27 | 2008-03-17 | 주식회사 하이닉스반도체 | Delay Line of Delay Locked Loop and Delay Time Control Method of the Same |
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2003
- 2003-08-01 KR KR10-2003-0053329A patent/KR100536937B1/en active IP Right Grant
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7944258B2 (en) | 2006-06-27 | 2011-05-17 | Hynix Semiconductor Inc. | Semiconductor integrated circuit including delay line of delay locked loop and method of controlling delay time using the same |
| KR100834393B1 (en) * | 2006-10-31 | 2008-06-04 | 주식회사 하이닉스반도체 | Clock Data Recovery Device |
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