KR20050011474A

KR20050011474A - Thin film transistor panel for liquid crystal display having multi domain

Info

Publication number: KR20050011474A
Application number: KR1020030050594A
Authority: KR
Inventors: 창학선; 송장근; 서문산성; 김경현
Original assignee: 삼성전자주식회사
Priority date: 2003-07-23
Filing date: 2003-07-23
Publication date: 2005-01-29
Also published as: KR100980011B1

Abstract

PURPOSE: A TFT substrate for a multi-domain LCD is provided to minimize the light leakage generated by a stepped difference of signal lines by forming the signal lines in a taper structure with an inclination angle smaller than 30°or in a dual-film structure having an upper film narrower than a lower film, thereby improving a contrast ratio. CONSTITUTION: A TFT substrate for a multi-domain LCD includes gate lines formed on an insulating substrate, and data lines(171) intersecting the first signal lines in insulation for defining pixels. A pixel electrode(190) is formed for each of the pixels with a cutaway part(191-196) for dividing each of the pixel into two parts. TFTs(Thin Film Transistors) are formed in electric connection with the first and second signal lines and the pixel electrodes at three terminals. Maintenance electrode lines(131) are formed on the insulating substrate to intersect the second signal lines. The maintenance electrode lines have control electrodes(31-36) for controlling texture generated in the center of the cutaway parts, wherein the control electrodes overlap the cutaway parts and are respectively a taper structure with an inclination angle smaller than 30°.

Description

다중 도메인 액정 표시 장치용 박막 트랜지스터 표시판{THIN FILM TRANSISTOR PANEL FOR LIQUID CRYSTAL DISPLAY HAVING MULTI DOMAIN}THIN FILM TRANSISTOR PANEL FOR LIQUID CRYSTAL DISPLAY HAVING MULTI DOMAIN}

본 발명은 액정 표시 장치용 박막 트랜지스터 표시판에 관한 것이다.The present invention relates to a thin film transistor array panel for a liquid crystal display device.

액정 표시 장치는 일반적으로 공통 전극과 색필터(color filter) 등이 형성되어 있는 상부 표시판과 박막 트랜지스터와 화소 전극 등이 형성되어 있는 하부 표시판 사이에 액정 물질을 주입해 놓고 화소 전극과 공통 전극에 서로 다른 전압을 인가함으로써 전계를 형성하여 액정 분자들의 배열을 변경시키고, 이를 통해 빛의 투과율을 조절함으로써 화상을 표현하는 장치이다.In general, a liquid crystal display device injects a liquid crystal material between an upper display panel on which a common electrode and a color filter are formed, and a lower display panel on which a thin film transistor and a pixel electrode are formed. By applying a different voltage to form an electric field to change the arrangement of the liquid crystal molecules, and through this to adjust the transmittance of light to represent the image.

그런데 액정 표시 장치는 시야각이 좁은 것이 중요한 단점이다. 이러한 단점을 극복하고자 시야각을 넓히기 위한 다양한 방안이 개발되고 있는데, 그 중에서도 액정 분자를 상하 표시판에 대하여 수직으로 배향하고 화소 전극과 그 대향 전극인 공통 전극에 일정한 절개 패턴을 형성하거나 돌기를 형성하는 방법이 유력시되고 있다.However, it is an important disadvantage that the liquid crystal display device has a narrow viewing angle. In order to overcome these disadvantages, various methods for widening the viewing angle have been developed. Among them, liquid crystal molecules are oriented vertically with respect to the upper and lower display panels, and a method of forming a constant incision pattern or forming protrusions on the pixel electrode and the common electrode that is opposite thereto. This is becoming potent.

절개 패턴을 형성하는 방법으로는 화소 전극과 공통 전극에 각각 절개 패턴을 형성하여 이들 절개 패턴으로 인하여 형성되는 프린지 필드(fringe field)를 이용하여 액정 분자들이 눕는 방향을 조절함으로써 시야각을 넓히는 방법이 있다.As a method of forming an incision pattern, an incision pattern is formed on each of the pixel electrode and the common electrode, and the viewing angle is widened by adjusting the direction in which the liquid crystal molecules lie down using a fringe field formed by the incision patterns. .

돌기를 형성하는 방법은 상하 표시판에 형성되어 있는 화소 전극과 공통 전극 위에 각각 돌기를 형성해 둠으로써 돌기에 의하여 왜곡되는 전기장을 이용하여 액정 분자의 눕는 방향을 조절하는 방식이다.The protrusions are formed by forming protrusions on the pixel electrode and the common electrode formed on the upper and lower display panels, respectively, to adjust the lying direction of the liquid crystal molecules using an electric field distorted by the protrusions.

또 다른 방법으로는, 하부 표시판 위에 형성되어 있는 화소 전극에는 절개 패턴을 형성하고 상부 표시판에 형성되어 있는 공통 전극 위에는 돌기를 형성하여 절개 패턴과 돌기에 의하여 형성되는 프린지 필드를 이용하여 액정의 눕는 방향을 조절함으로써 도메인을 형성하는 방식이 있다.In another method, an incision pattern is formed on the pixel electrode formed on the lower panel, and protrusions are formed on the common electrode formed on the upper panel, so that the liquid crystal lies down using a fringe field formed by the incision pattern and the protrusion. There is a way to form a domain by controlling.

이러한 다중 도메인 액정 표시 장치는 1:10의 대비비를 기준으로 하는 대비비 기준 시야각이나 계조간의 휘도 반전의 한계 각도로 정의되는 계조 반전 기준 시야각은 전 방향 80°이상으로 매우 우수하다.In such a multi-domain liquid crystal display, the gray scale inversion reference viewing angle defined as a contrast ratio reference viewing angle based on a contrast ratio of 1:10 or a limit angle of luminance inversion between gray scales is excellent, more than 80 ° in all directions.

이때, 절개 패턴의 중앙에서는 액정 분자가 구동되지 않아 텍스쳐가 발생하는데, 이를 제어하기 위해 신호선의 일부를 연장하여 절개 패턴과 중첩하여 배치한다. 하지만, 어두운 색을 표시할 때, 편광판의 편광축과 일치하는 방향으로 뻗어 있지 않은 신호선의 주변에서 빛이 누설되는 현상이 발생하며, 이는 표시 장치의 대비비가 저하되는 원인으로 작용한다.At this time, the liquid crystal molecules are not driven in the center of the incision pattern, so that a texture is generated. To control this, a part of the signal line is extended to be overlapped with the incision pattern. However, when displaying a dark color, light leaks around a signal line that does not extend in a direction coinciding with the polarization axis of the polarizer, which causes the contrast ratio of the display device to decrease.

본 발명이 이루고자 하는 기술적 과제는 우수한 대비비를 확보할 수 있는 액정 표시 장치용 박막 트랜지스터 표시판을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a thin film transistor array panel for a liquid crystal display device capable of securing an excellent contrast ratio.

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,1 is a layout view of a thin film transistor array panel for a liquid crystal display according to a first exemplary embodiment of the present invention.

도 2는 본 발명의 제1 실시예에 따른 액정 표시 장치용 공통 전극 표시판의 배치도이고,2 is a layout view of a common electrode panel for a liquid crystal display according to a first exemplary embodiment of the present invention.

도 3은 본 발명의 제1 실시예에 따른 액정 표시 장치의 배치도이고,3 is a layout view of a liquid crystal display according to a first exemplary embodiment of the present invention;

도 4는 도 3의 IV-IV'선에 대한 단면도이고,4 is a cross-sectional view taken along line IV-IV ′ of FIG. 3,

도 5는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,5 is a layout view of a thin film transistor array panel for a liquid crystal display according to a second exemplary embodiment of the present invention.

도 6은 도 5의 박막 트랜지스터 표시판을 포함하는 액정 표시 장치의 구조를 도시한 배치도이고,FIG. 6 is a layout view illustrating a structure of a liquid crystal display including the thin film transistor array panel of FIG. 5.

도 7은 도 6의 액정 표시 장치를 VII-VII' 선을 따라 잘라 도시한 단면도이고,FIG. 7 is a cross-sectional view of the liquid crystal display of FIG. 6 taken along the line VII-VII ′. FIG.

도 8a 내지 도 8f는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.8A to 8F are cross-sectional views illustrating a method of manufacturing a thin film transistor array panel for a liquid crystal display according to a second exemplary embodiment of the present invention, in the order of their processes.

121 게이트선, 123 게이트 전극,121 gate line, 123 gate electrode,

133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, 36 유지 전극,133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, 36 sustain electrode,

171 데이터선, 173 소스 전극,171 data lines, 173 source electrodes,

175 드레인 전극, 190 화소 전극,175 drain electrodes, 190 pixel electrodes,

191, 192, 193, 194, 195, 196 절개부,191, 192, 193, 194, 195, 196 incisions,

151, 154 비정질 규소층, 270 기준 전극151, 154 amorphous silicon layer, 270 reference electrode

271, 272, 273, 274, 275, 276 절개부271, 272, 273, 274, 275, 276 Incisions

이러한 과제를 해결하기 위하여 본 발명에서는 절개 패턴과 중첩하는 신호선은 30° 이하의 경사각을 가지는 테이퍼 구조로 최하거나, 이중막의 구조를 취하되 상부막의 폭을 하부막의 폭보다 좁을 가진다.In order to solve this problem, in the present invention, the signal line overlapping the incision pattern has a tapered structure having an inclination angle of 30 ° or less, or has a double film structure, but the upper film has a width smaller than that of the lower film.

더욱 상세하게, 본 발명의 실시예에 따른 박막 트랜지스터 표시판에는, 절연 기판 위에 제1 신호선이 형성되어 있고, 제1 신호선과 절연되어 교차하여 화소를 정의하는 제2 신호선이 형성되어 있다. 제1 신호선과 제2 신호선이 교차하여 정의하는 각 화소 영역마다에는 적어도 둘 이상으로 화소를 분할하는 절개부를 가지는 화소 전극과, 제1 신호선, 제2 신호선 및 화소 전극에 3단자가 각각 전기적으로 연결되어 있는 박막 트랜지스터가 형성되어 있다. 또한, 절연 기판 상부에는 제2 신호선과 절연되어 교차하고 있으며 적어도 일부는 절개부와 중첩하는 분지를 가지는 제3 신호선이 형성되어 있다. 이때, 제3 신호선의 분지는 30° 이하의 경사각을 가지는 테이퍼 구조로 이루어져 있다.More specifically, in the thin film transistor array panel according to the exemplary embodiment of the present invention, a first signal line is formed on an insulating substrate, and a second signal line is formed to insulate and cross the first signal line to define a pixel. Each pixel region defined by the intersection of the first signal line and the second signal line has a pixel electrode having a cutout for dividing the pixel into at least two, and three terminals are electrically connected to the first signal line, the second signal line, and the pixel electrode, respectively. A thin film transistor is formed. In addition, a third signal line having a branch that is insulated from and intersects with the second signal line and at least partially overlaps the cutout is formed on the insulating substrate. At this time, the branch of the third signal line has a tapered structure having an inclination angle of 30 ° or less.

또한, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에는 제3 신호선의 분지는 하부막과 하부막보다 좁은 폭을 가지며, 경계선은 하부막의 상부에 위치한다.Further, in the thin film transistor array panel according to another exemplary embodiment of the present invention, the branch of the third signal line has a narrower width than the lower layer and the lower layer, and the boundary line is positioned above the lower layer.

본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에는, 게이트 전극을 포함하는 게이트선이 형성되어 있고. 게이트선을 덮는 게이트 절연막 상부에는 비정질 규소층 및 저항성 접촉층이 형성되어 있다. 게이트 절연막 상부에는 적어도일부가 저항성 접촉층 위에 위치하는 소스 전극을 포함하는 데이터선 및 적어도 일부가 저항성 접촉층 위에 위치하며 소스 전극과 대향하는 드레인 전극이 형성되어 있다. 데이터선 및 드레인 전극 위에는 보호막이 형성되어 있으며, 보호막 위에는 도메인 분할 수단인 절개부를 가지며, 드레인 전극과 연결되어 있는 화소 전극이 형성되어 있고, 보호막 하부에는 30° 이하의 경사각을 가지는 테이퍼 구조를 가지며, 화소 전극의 절개부와 중첩하는 분지를 가지는 신호선이 형성되어 있다.In the thin film transistor array panel according to another exemplary embodiment of the present invention, a gate line including a gate electrode is formed. An amorphous silicon layer and an ohmic contact layer are formed on the gate insulating layer covering the gate line. A data line including a source electrode at least partially disposed on the ohmic contact layer and a drain electrode at least partially positioned on the ohmic contact layer and facing the source electrode are formed on the gate insulating layer. A passivation film is formed on the data line and the drain electrode, a cutoff portion that is a domain dividing means is formed on the passivation film, a pixel electrode connected to the drain electrode is formed, and a tapered structure having an inclination angle of 30 ° or less under the passivation film. A signal line having branches which overlap the cutouts of the pixel electrodes is formed.

신호선은 게이트선과 동일한 층에 위치하며, 화소 전극과 중첩하여 유지 용량을 형성하는 유지 전극 배선으로부터 연장되어 있을 수 있으며, 비정질 규소층 및 저항성 접촉층은 데이터선의 하부까지 연장되어 있을 수 있다. 데이터선 하부의 비정질 규소층 및 저항성 접촉층은 데이터선과 동일한 평면 모양을 가질 수 있다.The signal line may be positioned on the same layer as the gate line and may extend from the storage electrode wiring overlapping the pixel electrode to form the storage capacitor, and the amorphous silicon layer and the ohmic contact layer may extend to the lower portion of the data line. The amorphous silicon layer and the ohmic contact layer below the data line may have the same planar shape as the data line.

다른 실시예에 따른 박막 트랜지스터 표시판에서 신호선은 하부막과 하부막의 상부에 위치하며, 하부막보다 좁은 폭을 가져 경계선이 하부막의 상부에 위치한다.In the thin film transistor array panel according to another exemplary embodiment, the signal line is positioned on the lower layer and the lower layer, and has a narrower width than the lower layer so that the boundary line is positioned on the upper layer.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

그러면 도면을 참고로 하여 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 설명한다.Next, a structure of a thin film transistor substrate for a liquid crystal display according to an exemplary embodiment of the present invention will be described with reference to the drawings.

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 2는 본 발명의 제1 실시예에 따른 액정 표시 장치용 색필터 기판의 배치도이고, 도 3은 본 발명의 제1 실시예에 따른 액정 표시 장치의 배치도이고, 도 4는 도 3의 IV-IV'선에 대한 단면도이다.1 is a layout view of a thin film transistor substrate for a liquid crystal display according to a first embodiment of the present invention, FIG. 2 is a layout view of a color filter substrate for a liquid crystal display according to a first embodiment of the present invention, and FIG. 4 is a layout view of a liquid crystal display according to a first exemplary embodiment of the present invention, and FIG. 4 is a cross-sectional view taken along line IV-IV 'of FIG. 3.

본 발명의 실시예에 따른 액정 표시 장치는 하부 표시판(100)과 이와 마주보고 있는 상부 표시판(200) 및 하부 표시판(100)과 상부 표시판(200) 사이에 주입되어 표시판에 수직으로 배향되어 있는 액정 분자(310)를 포함하는 액정층(300)으로 이루어진다. 이때, 상부 표시판(200)과 하부 표시판(100)의 안쪽 면에는 각각 배향막(11, 21)이 형성되어 있는데, 이는 액정 분자(310)를 수직으로 배향하기 위한 수직 배향 특성을 가진다.The liquid crystal display according to the exemplary embodiment of the present invention is a liquid crystal which is injected between the lower display panel 100 and the upper display panel 200 facing the lower display panel 100 and the lower display panel 100 and the upper display panel 200 and oriented perpendicular to the display panel. The liquid crystal layer 300 includes molecules 310. In this case, the alignment layers 11 and 21 are formed on inner surfaces of the upper panel 200 and the lower panel 100, respectively, which have vertical alignment characteristics for vertically aligning the liquid crystal molecules 310.

먼저, 하부 표시판(100)인 박막 트랜지스터 표시판은 다음과 같은 구성을 가진다.First, the thin film transistor array panel, which is the lower panel 100, has the following configuration.

유리등의 투명한 절연 물질로 이루어진 절연 기판(110) 위에 ITO(indium tin oxide)나 IZO(indium zinc oxide) 등의 투명한 도전 물질로 이루어져 있는 화소 전극(190)이 형성되어 있다. 이 때, 화소 전극(190)은 절개부(191, 192, 193, 194, 195, 196)를 가지며, 박막 트랜지스터는 주사 신호를 전달하는 게이트선(121)과 화상 신호를 전달하는 데이터선(171)에 각각 연결되어 주사 신호에 따라 화소 전극(190)에 인가되는 화상 신호를 온(on)오프(off)한다. 절연 기판(110)의 아래 면에는 하부 편광판(12)이 부착되어 있다. 여기서, 화소 전극(190)은 반사형 액정 표시 장치인 경우 투명한 물질로 이루어지지 않을 수도 있고, 이 경우에는 하부 편광판(12)도 불필요하게 된다.A pixel electrode 190 made of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) is formed on an insulating substrate 110 made of a transparent insulating material such as glass. In this case, the pixel electrode 190 may have cutouts 191, 192, 193, 194, 195, and 196, and the thin film transistor may include a gate line 121 for transmitting a scan signal and a data line 171 for transferring an image signal. ) Are respectively turned on to turn off the image signal applied to the pixel electrode 190 according to the scan signal. The lower polarizer 12 is attached to the bottom surface of the insulating substrate 110. Here, the pixel electrode 190 may not be made of a transparent material in the case of a reflective liquid crystal display, and in this case, the lower polarizer 12 is also unnecessary.

다음, 상부 표시판(200)의 구성은 다음과 같다.Next, the configuration of the upper panel 200 is as follows.

역시 유리등의 투명한 절연 물질로 이루어진 절연 기판(210)의 아래 면에 빛샘을 방지하기 위한 블랙 매트릭스(220)와 적, 녹, 청의 색필터(230) 및 ITO 또는 IZO 등의 투명한 도전 물질로 이루어져 있는 공통 전극(270)이 형성되어 있다. 여기서, 공통 전극(270)에는 화소 전극(190)의 절개부(191, 192, 193, 194, 195, 196)와 교대로 배치되는 절개부(271, 272, 273, 274, 275, 276)가 형성되어 있다.It is also made of a black matrix 220 to prevent light leakage on the lower surface of the insulating substrate 210 made of a transparent insulating material such as glass, a color filter 230 of red, green, and blue and a transparent conductive material such as ITO or IZO. The common electrode 270 is formed. Here, the common electrodes 270 include cutouts 271, 272, 273, 274, 275, and 276 alternately disposed with the cutouts 191, 192, 193, 194, 195, and 196 of the pixel electrode 190. Formed.

다음은 본 발명의 제1 실시예에 따른 액정 표시 장치용 하부 표시판 즉 박막 트랜지스터 표시판(100)에 대하여 좀 더 상세히 한다.Next, the lower panel for the liquid crystal display, that is, the thin film transistor array panel 100 according to the first embodiment of the present invention will be described in more detail.

하부의 절연 기판(110) 위에 주로 가로 방향으로 뻗어 있는 복수의 게이트선(121)과 유지 전극선(131)이 형성되어 있다.A plurality of gate lines 121 and storage electrode lines 131 extending mainly in the horizontal direction are formed on the lower insulating substrate 110.

게이트선(121)은 복수의 부분이 아래위로 확장되어 제1 박막 트랜지스터(TFT1)의 게이트 전극(123a)을 이루고, 일부는 제2 박막 트랜지스터(TFT2)의 게이트 전극(123b)을 이룬다. 게이트선(121)의 한쪽끝부분(125)은 외부 회로와의 연결을 위하여 넓게 확장되어 있다.The plurality of portions of the gate line 121 extend up and down to form the gate electrode 123a of the first thin film transistor TFT1, and part of the gate line 121 forms the gate electrode 123b of the second thin film transistor TFT2. One end portion 125 of the gate line 121 is widely extended for connection with an external circuit.

각 유지 전극선(131)에는 그로부터 뻗어 나와 화소의 가장자리에 배치되어 있는 여러 벌의 유지 전극(storage electrode)(133a, 133b, 133c, 133d)이 연결되어 있다. 한 벌의 유지 전극(133a, 133b, 133c, 133d) 중 두 개의 유지 전극(133a, 133b)은 세로 방향으로 뻗어 있으며, 가로 방향으로 뻗은 다른 하나의 유지 전극(133c)은 유지 전극선(131)과 함께 세로로 뻗어 있으며, 나머지 다른 유지 전극(133d)은 서로 이웃하는 화소의 두 유지 전극(133a, 133b)을 연결한다. 이 때, 각 유지 전극선(131)은 화소의 상부 및 하부에 배치하여 2개 이상의 가로선으로 이루어질 수도 있다. 또한, 유지 전극선(131) 및 유지 전극(131a, 133b, 133c, 133d)에는 화소 전극(190)의 절개부(191, 192, 193, 194, 195, 196)와 중첩되어 있으며, 절개부(191, 192, 193, 194, 195, 196)의 중앙부에서 발생하는 텍스쳐를 제어하기 위한 제어용 전극(31, 32, 33, 34, 35, 36)이 연결되어 있다. 이때, 제어용 전극(31, 32, 33, 34, 35, 36)은 테이퍼 구조를 취하고 있는데, 경사면의 경사각(θ)은 절연 기판(110) 면에 대하여 30° 이하이다. 왜냐하면, 이후에 제어용 전극(31, 32, 33, 34, 35, 36) 상부에 형성되는 다른 절연막 등의 프로파일을 완만하게 유도하고, 최종적으로 제어용 전극(31, 32, 33, 34, 35, 36)의 상부 주변에 형성되는 하부 배향막(11) 표면을 기판(110) 표면과 거의 평행하기 유도하기 위함이다. 이를 통하여 제어용 전극(31, 32, 33, 34, 35, 36) 상부 주변에 배열된 액정 분자를 기판 편에 대하여 거의 수직하게 배열되도록 유도할 수 있다. 따라서, 어두운 색을 표시할 때, 제어용 전극(31, 32, 33, 34, 35, 36)이 편광판의 투과축과 평행하지 않더라도 제어용 전극(31, 32, 33, 34, 35, 36)의 단차에 기인하여 발생할 수 있는 빛샘을 최소화할 수 있고, 이를 통하여 표시 장치의 대비비를 향상시킬 수 있다.Each storage electrode line 131 is connected to a plurality of storage electrodes 133a, 133b, 133c, and 133d which extend from the storage electrode lines 131 and are arranged at the edge of the pixel. Two storage electrodes 133a and 133b of the pair of storage electrodes 133a, 133b, 133c, and 133d extend in the vertical direction, and the other storage electrode 133c extending in the horizontal direction is connected to the storage electrode line 131. The other sustain electrodes 133d extend vertically together and connect two storage electrodes 133a and 133b of neighboring pixels. In this case, each of the storage electrode lines 131 may be disposed on the upper and lower portions of the pixel to be formed of two or more horizontal lines. In addition, the sustain electrode line 131 and the sustain electrodes 131a, 133b, 133c, and 133d overlap the cutouts 191, 192, 193, 194, 195, and 196 of the pixel electrode 190, and the cutout 191. , 192, 193, 194, 195, and 196 are connected to control electrodes 31, 32, 33, 34, 35, and 36 for controlling the texture generated at the center portion. At this time, the control electrodes 31, 32, 33, 34, 35, 36 have a tapered structure, and the inclination angle θ of the inclined surface is 30 ° or less with respect to the surface of the insulating substrate 110. This is because a profile of another insulating film or the like formed on the control electrodes 31, 32, 33, 34, 35, 36 is gently induced later, and finally the control electrodes 31, 32, 33, 34, 35, 36 This is to induce the surface of the lower alignment layer 11 formed around the upper portion of the substrate to be substantially parallel to the surface of the substrate 110. Through this, the liquid crystal molecules arranged around the upper portion of the control electrodes 31, 32, 33, 34, 35, and 36 may be induced to be arranged substantially perpendicular to the substrate. Therefore, when displaying dark colors, even if the control electrodes 31, 32, 33, 34, 35, 36 are not parallel to the transmission axis of the polarizing plate, the steps of the control electrodes 31, 32, 33, 34, 35, 36 are different. Due to the light leakage that can occur due to the minimization can be minimized, thereby improving the contrast ratio of the display device.

게이트선(121) 및 유지 전극 배선(131, 133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, 36)은 Al, Al 합금, Ag, Ag 합금, Cr, Ti, Ta, Mo 등의 금속 따위로 만들어진다. 도 4에 나타난 바와 같이, 본 실시예의 게이트선(121) 및 유지 전극 배선(131, 133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, 36)은 단일층으로 이루어지지만, 물리 화학적 특성이 우수한 Cr, Mo, Ti, Ta 등의 금속층과 비저항이 작은 Al 계열 또는 Ag 계열의 금속층을 포함하는 이중층으로 이루어질 수도 있다. 이외에도 여러 다양한 금속 또는 도전체로 게이트선(121)과 유지 전극 배선(131, 133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, 36))을 만들 수 있다.The gate line 121 and the sustain electrode wirings 131, 133a, 133b, 133c, and 133d, 31, 32, 33, 34, 35, and 36 are Al, Al alloy, Ag, Ag alloy, Cr, Ti, Ta, Mo It is made of metal. As shown in Fig. 4, the gate line 121 and the sustain electrode wirings 131, 133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, and 36 of the present embodiment are made of a single layer, It may be composed of a double layer including a metal layer such as Cr, Mo, Ti, Ta, etc. having excellent chemical properties and an Al-based or Ag-based metal layer having a low specific resistance. In addition, the gate line 121 and the sustain electrode wirings 131, 133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, and 36 may be made of various metals or conductors.

게이트선(121)과 유지 전극 배선(131, 133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, 36)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(140)이 형성되어 있다.A gate insulating layer 140 made of silicon nitride (SiNx) or the like is formed on the gate line 121 and the sustain electrode wirings 131, 133a, 133b, 133c, and 133d, 31, 32, 33, 34, 35, and 36. have.

게이트 절연막(140) 위에는 복수의 데이터선(171)을 비롯하여 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다. 각 데이터선(171)은 주로 세로 방향으로 뻗어 있으며, 각 드레인 전극(175)을 향하여 복수의 분지를 내어 소스 전극(source electrode)(173)을 이룬다.A plurality of drain electrodes 175 including a plurality of data lines 171 are formed on the gate insulating layer 140. Each data line 171 extends mainly in the vertical direction, and forms a source electrode 173 by emitting a plurality of branches toward each drain electrode 175.

데이터선(171) 및 드레인 전극(175)도 게이트선(121)과 마찬가지로 크롬과 알루미늄 등의 물질로 만들어지며, 단일층 또는 다중층으로 이루어질 수 있다.Like the gate line 121, the data line 171 and the drain electrode 175 may be made of a material such as chromium and aluminum, and may be formed of a single layer or multiple layers.

데이터선(171) 및 드레인 전극(175)의 아래에는 데이터선(171)을 따라 주로 세로로 길게 뻗은 복수의 선형 반도체(151)가 형성되어 있다. 비정질 규소 따위로 이루어진 각 선형 반도체(151)는 각 게이트 전극(123), 소스 전극(173) 및 드레인 전극(175)을 향하여 가지를 내어 박막 트랜지스터의 채널부(154)를 이룬다.Under the data line 171 and the drain electrode 175, a plurality of linear semiconductors 151 extending mainly vertically along the data line 171 are formed. Each linear semiconductor 151 made of amorphous silicon branches to the gate electrode 123, the source electrode 173, and the drain electrode 175 to form a channel portion 154 of the thin film transistor.

반도체(151)와 데이터선(171) 및 드레인 전극(175) 사이에는 둘 사이의 접촉 저항을 감소시키기 위한 복수의 선형 저항성 접촉 부재(ohmic contact)(161) 및 섬형 드레인부 저항성 접촉 부재(165)가 형성되어 있다. 저항성 접촉 부재(161)는 소스 전극(173) 하부에 위치하는 소스부 저항성 접촉 부재(163)를 포함하며, 이들(161, 165)은 실리사이드나 n형 불순물이 고농도로 도핑된 비정질 규소 따위로 만들어진다.Between the semiconductor 151 and the data line 171 and the drain electrode 175, a plurality of linear ohmic contacts 161 and an island type drain resistive contact member 165 to reduce contact resistance between the two. Is formed. The ohmic contact 161 may include a source ohmic contact 163 positioned under the source electrode 173, and these 161 and 165 may be made of amorphous silicon doped with silicide or n-type impurities at a high concentration. .

데이터선(171), 드레인 전극(175) 및 반도체(154) 상부에는 질화 규소 등의 무기 절연 물질이나 수지 등의 유기 절연물로 이루어진 보호막(180)이 형성되어 있다. 이때, 유지 전극 배선(131, 133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, 36), 특히 제어용 전극(31, 32, 3, 34, 35, 36) 상부의 보호막(180)은 제어용 전극(31, 32, 33, 34, 35, 36)이 30°이하의 경사각을 가지는 테이퍼 구조를 취하고 있어, 기판(100) 면에 거의 평행한 프로파일을 가지고 있으며, 이는 이후에 형성되는 배향막(11)의 프로파일 또한 기판 면에 대하여 평행하게 유도한다.A passivation layer 180 made of an inorganic insulating material such as silicon nitride or an organic insulating material such as resin is formed on the data line 171, the drain electrode 175, and the semiconductor 154. At this time, the passivation layer 180 on the sustain electrode wirings 131, 133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, and 36, in particular, the control electrodes 31, 32, 3, 34, 35, and 36. ) Has a tapered structure in which the control electrodes 31, 32, 33, 34, 35, 36 have an inclination angle of 30 ° or less, and have a profile substantially parallel to the surface of the substrate 100, which is formed later. The profile of the alignment film 11 is also induced parallel to the substrate surface.

보호막(180)에는 드레인 전극(175)과 데이터선(171)의 끝부분(179)을 각각 노출시키는 복수의 접촉 구멍(182, 183)이 구비되어 있으며, 게이트선(121)의 끝부분(129)과 유지 전극선(131)의 일부를 각각 드러내는 복수의 접촉 구멍(181, 185)이 게이트 절연막(140)과 보호막(180)을 관통하고 있다.The passivation layer 180 includes a plurality of contact holes 182 and 183 exposing the drain electrode 175 and the end portion 179 of the data line 171, respectively, and the end portion 129 of the gate line 121. ) And a plurality of contact holes 181 and 185 exposing a portion of the storage electrode line 131 penetrate through the gate insulating layer 140 and the passivation layer 180.

보호막(180) 위에는 복수의 화소 전극(190)을 비롯하여 복수의 접촉 보조 부재(contact assistant)(81, 82) 및 복수의 유지 전극선 연결 다리(storage bridge)(83)가 형성되어 있다. 화소 전극(190), 접촉 보조 부재(81, 82) 및 연결 다리(83)는 ITO(indium tin oxide)나 IZO(indium zinc oxide) 등과 같은 투명 도전체나 알루미늄(Al)과 같은 광 반사 특성이 우수한 불투명 도전체 따위로 만들어진다.A plurality of contact assistants 81 and 82 and a plurality of storage bridges 83 are formed on the passivation layer 180, as well as a plurality of pixel electrodes 190. The pixel electrode 190, the contact auxiliary members 81 and 82, and the connection legs 83 have excellent light reflection characteristics such as transparent conductors such as indium tin oxide (ITO) or indium zinc oxide (IZO) or aluminum (Al). Made of opaque conductors.

화소 전극(190)의 절개부(191, 192. 193, 194, 195, 196)는 게이트선(121)에 대하여 45°를 이루고 있으며, 각각은 화소 전극(190)의 내부에 형성되어 있다. 또한, 화소 전극(190)의 절개부(194)는 화소 전극(190)의 오른쪽 변에서 왼쪽 변을 향하여 파고 들어간 형태이고, 입구는 넓게 확장된 형태이다. 화소 전극(190)의 절개부(193)는 게이트선(121)에 대하여 45°를 이루는 부분과 오른쪽 변에서 왼쪽 변을 향하여 파고 들어간 부분을 포함한다.The cutouts 191, 1192, 193, 194, 195, and 196 of the pixel electrode 190 form 45 ° with respect to the gate line 121, and each of the cutouts 191, 1192, 194, 195, and 196 is formed inside the pixel electrode 190. In addition, the cutout 194 of the pixel electrode 190 penetrates toward the left side from the right side of the pixel electrode 190, and the inlet is widened. The cutout 193 of the pixel electrode 190 includes a portion that is 45 ° with respect to the gate line 121 and a portion that is dug toward the left side from the right side.

화소 전극(190)의 절개부(191, 192, 193, 194, 195, 196)들은 각각 게이트선(121)과 데이터선(171)이 교차하여 정의하는 화소 영역을 상하로 이등분하는 선(게이트선과 나란한 선)에 대하여 실질적으로 거울상 대칭을 이루고 있다.The cutouts 191, 192, 193, 194, 195, and 196 of the pixel electrode 190 bisect the pixel region defined by the intersection of the gate line 121 and the data line 171 up and down, respectively. Parallel lines) are substantially mirror mirror symmetrical.

또, 보호막(180)의 위에는 게이트선(121)을 건너 그 양쪽에 위치하는 두 유지 전극선(131)을 연결하는 유지 배선 연결 다리(83)가 형성되어 있는데, 유지 배선 연결 다리(83)는 보호막(180)과 게이트 절연막(140)을 관통하는 접촉구(184, 185)를 통하여 유지 전극(133c) 및 유지 전극선(131)에 접촉하고 있다. 유지 배선연결 다리(83)는 하부 기판(110) 위의 유지 전극선(131) 전체를 전기적으로 연결하는 역할을 하고 있다. 이러한 유지 전극선(131)은 필요할 경우 게이트선(121)이나 데이터선(171)의 결함을 수리하는데 이용할 수 있고, 이러한 수리를 위하여 레이저를 조사할 때, 게이트선(121)과 유지 배선 연결 다리(83)의 전기적 연결을 보조하기 위하여 이들 사이에는 데이터선(171)과 동일한 층으로 다리부 금속편만이 배치될 수 있다.In addition, a sustain wiring connecting leg 83 is formed on the passivation layer 180 to connect two storage electrode lines 131 crossing the gate line 121 and positioned at both sides thereof. The storage electrode 133c and the storage electrode line 131 are in contact with each other through the contact holes 184 and 185 penetrating the 180 and the gate insulating layer 140. The storage wiring connection leg 83 serves to electrically connect the entire storage electrode line 131 on the lower substrate 110. The storage electrode line 131 may be used to repair a defect of the gate line 121 or the data line 171 if necessary, and when the laser is irradiated for such repair, the gate line 121 and the sustain wiring connection bridge ( In order to assist the electrical connection of the 83, only the leg metal piece may be disposed between the two in the same layer as the data line 171.

접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선의 끝부분(125)과 데이터선의 끝부분(179)에 연결되어 있다.The contact auxiliary members 81 and 82 are connected to the end portion 125 of the gate line and the end portion 179 of the data line through contact holes 181 and 182, respectively.

한편, 박막 트랜지스터 표시판과 마주하는 상부 표시판(200)은 다음과 같은 구성을 가진다.Meanwhile, the upper panel 200 facing the thin film transistor array panel has the following configuration.

하부 절연 기판(110)과 마주하는 상부 절연 기판(210)에는 빛이 새는 것을 방지하기 위한 블랙 매트릭스(220)가 형성되어 있다. 블랙 매트릭스(220) 위에는 화소 영역에 순차적으로 배치되어 있는 적, 녹, 청색 색필터(230)가 형성되어 있다. 색필터(230)의 위에는 복수 벌의 절개부(271, 272, 273, 274, 275, 276)를 가지는 공통 전극(270)이 형성되어 있다. 공통 전극(270)은 ITO 또는 IZO(indium zinc oxide) 등의 투명한 도전체로 형성한다.A black matrix 220 is formed on the upper insulating substrate 210 facing the lower insulating substrate 110 to prevent light leakage. The red, green, and blue color filters 230 which are sequentially disposed in the pixel area are formed on the black matrix 220. A common electrode 270 having a plurality of cutouts 271, 272, 273, 274, 275, and 276 is formed on the color filter 230. The common electrode 270 is formed of a transparent conductor such as ITO or indium zinc oxide (IZO).

공통 전극(270)의 한 벌의 절개부(271, 272, 273, 274, 275, 276)는 화소 전극(190)의 절개부(191, 192, 193, 194, 195, 196) 중 게이트선(121)에 대하여 45°를 이루는 부분을 가운데에 끼고 배치되어 있으며 이들과 나란한 사선부와 화소 전극(190)의 변과 중첩되어 있는 단부를 포함하고 있다. 이때, 단부는 세로 방향 단부와 가로 방향 단부로 분류된다.A pair of cutouts 271, 272, 273, 274, 275, and 276 of the common electrode 270 may include gate lines (eg, cutouts 191, 192, 193, 194, 195, and 196) of the pixel electrode 190. It is disposed with a portion forming 45 ° with respect to 121 in the center, and includes an oblique portion parallel to these and an end portion overlapping the side of the pixel electrode 190. At this time, the end is classified into a longitudinal end and a horizontal end.

이상과 같은 구조의 박막 트랜지스터 표시판(100)과 색필터 표시판(200)의 상부 면에 수직 배향 모드의 배향막(11, 21)을 형성한 다음, 두 표시판(100, 200)을 정렬하여 결합하고 그 사이에 액정 물질을 주입하여 수직 배향하면 본 발명에 한 실시예에 따른 액정 표시 장치의 기본 구조가 마련된다.After forming the alignment layers 11 and 21 in the vertical alignment mode on the upper surface of the thin film transistor array panel 100 and the color filter panel 200 having the above-described structure, the two display panels 100 and 200 are aligned and coupled to each other. When the liquid crystal material is vertically aligned by injecting the liquid crystal material therebetween, the basic structure of the liquid crystal display according to the exemplary embodiment of the present invention is provided.

이때, 제어용 전극(31, 32, 33, 34, 35, 36) 상부의 하부 배향막(11) 표면도 기판(110) 표면과 거의 평행하게 형성된다. 이를 통하여 제어용 전극(31, 32, 33, 34, 35, 36) 상부 주변에 배열된 액정 분자를 기판 편에 대하여 거의 수직하게 배열되도록 유도할 수 있다. 따라서, 어두운 색을 표시할 때 제어용 전극(31, 32, 33, 34, 35, 36)이 편광판의 투과축과 평행하지 않더라도 제어용 전극(31, 32, 33, 34, 35, 36)의 단차에 기인하여 발생할 수 있는 빛샘을 최소화할 수 있고, 이를 통하여 표시 장치의 대비비를 향상시킬 수 있다.At this time, the surface of the lower alignment layer 11 on the control electrodes 31, 32, 33, 34, 35, 36 is also formed to be substantially parallel to the surface of the substrate 110. Through this, the liquid crystal molecules arranged around the upper portion of the control electrodes 31, 32, 33, 34, 35, and 36 may be induced to be arranged substantially perpendicular to the substrate. Therefore, when displaying dark colors, even if the control electrodes 31, 32, 33, 34, 35, 36 are not parallel to the transmission axis of the polarizing plate, Due to this, light leakage that may be generated may be minimized, thereby improving contrast ratio of the display device.

박막 트랜지스터 표시판과 색필터 표시판을 정렬했을 때 공통 전극(270)의 한 벌의 절개부(271, 272, 273, 274, 275, 276)는 화소 전극(190)을 각각 복수의 부영역(subarea)으로 구분한다.When the thin film transistor array panel and the color filter display panel are aligned, the cutouts 271, 272, 273, 274, 275, and 276 of the common electrode 270 form the pixel electrode 190 in a plurality of subregions, respectively. Separate by.

화소 전극(190)의 각 부영역과 이에 대응하는 기준 전극(270)의 각 부영역 사이에 있는 액정층(300) 부분을 앞으로는 "소영역(subregion)"이라고 하며, 이들 소영역은 전계 인가시 그 내부에 위치하는 액정 분자의 평균 장축 방향에 따라 8개의 종류로 분류되며 앞으로는 이를 "도메인(domain)"이라고 한다.The portion of the liquid crystal layer 300 between each subregion of the pixel electrode 190 and the corresponding subregion of the reference electrode 270 is referred to as a "subregion", and these small regions are applied when an electric field is applied. It is classified into eight types according to the average long axis direction of the liquid crystal molecules located therein, which is referred to as "domain" in the future.

도 5는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 6은 도 5의 박막 트랜지스터 표시판을 적용한 액정 표시 장치의 배치도이고, 도 7은 도 6의 액정 표시 장치를 VII-VII' 선을 따라 잘라 도시한 단면도이다.5 is a layout view of a thin film transistor array panel for a liquid crystal display according to a second exemplary embodiment of the present invention, FIG. 6 is a layout view of a liquid crystal display device to which the thin film transistor array panel of FIG. 5 is applied, and FIG. 7 is a liquid crystal display of FIG. 6. Is a cross-sectional view taken along the line VII-VII '.

도 6 내지 도 7에서 보는 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조는 대개 도 1, 도 3 및 도 4에 도시한 액정 표시 장치용 박막 트랜지스터 표시판의 배치 구조와 동일하다. 즉, 기판(110) 위에 복수의 게이트 전극(123)을 포함하는 복수의 게이트선(121)과 유지 전극 배선(131, 133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, 36)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151), 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165)가 차례로 형성되어 있다. 저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 소스 전극(173)을 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)이 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180) 및/또는 게이트 절연막(140)에는 복수의 접촉 구멍(181, 182, 183, 184, 185)이 형성되어 있으며, 보호막(180) 위에는 절개부(191, 192, 193, 194, 195, 196)를 가지는 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)가 형성되어 있다.6 to 7, the layer structure of the thin film transistor array panel for the liquid crystal display according to the present exemplary embodiment is generally the same as the arrangement of the thin film transistor array panel for the liquid crystal display shown in FIGS. 1, 3, and 4. Do. That is, the plurality of gate lines 121 including the plurality of gate electrodes 123 and the storage electrode wirings 131, 133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, and 36 on the substrate 110. ), A plurality of linear ohmic contacts 161 including a gate insulating layer 140, a plurality of linear semiconductors 151 including a plurality of protrusions 154, and a plurality of protrusions 163, respectively. And a plurality of island type ohmic contact members 165 are formed in this order. A plurality of data lines 171 including a plurality of source electrodes 173 and a plurality of drain electrodes 175 are formed on the ohmic contacts 161 and 165 and the gate insulating layer 140, and the passivation layer 180 is formed thereon. Is formed. A plurality of contact holes 181, 182, 183, 184, and 185 are formed in the passivation layer 180 and / or the gate insulating layer 140, and cutouts 191, 192, 193, 194, and 195 are formed on the passivation layer 180. 196 and a plurality of pixel electrodes 190 and a plurality of contact auxiliary members 81 and 82 are formed.

그러나 도 1, 도 3 및 도 4에 도시한 박막 트랜지스터 표시판과 달리, 본 실시예에 따른 박막 트랜지스터 표시판에 형성된 게이트선(121)과 유지 전극 배선(131, 133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, 36)은 하부막(123p,133p, 31p)과 그 위의 상부막(123q, 133q, 31q)을 포함한다. 상부막(123q, 133q, 31q)은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항의 금속, 예를 들면 알루미늄이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어지며, 하부막(123p, 133p, 31p)은 IZO (indium zinc oxide) 또는 ITO(indium tin oxide)와의 접촉 특성이 우수하며 건식 식각이 가능한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금, 크롬(Cr) 등으로 이루어진다. 하부막(123p, 133p, 31p)과 상부막(123q, 133q, 31q)의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다. 이때, 상부막(123q, 133q, 31q)의 가장자리가 하부막(123p, 133p, 31p)의 가장자리로부터 일정 거리를 두고 안쪽에 위치하고 있다.However, unlike the thin film transistor array panel shown in FIGS. 1, 3, and 4, the gate line 121 and the sustain electrode wirings 131, 133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, and 36 include lower films 123p, 133p, and 31p and upper films 123q, 133q, and 31q thereon. The upper layers 123q, 133q, and 31q are made of a low resistivity metal such as aluminum-based metal such as aluminum or an aluminum alloy so as to reduce the delay or voltage drop of the gate signal, and the lower layers 123p, 133p, and 31p. ) Is made of a material capable of dry etching, such as molybdenum (Mo), molybdenum alloy, chromium (Cr) and the like with excellent contact properties with indium zinc oxide (IZO) or indium tin oxide (ITO). An example of the combination of the lower films 123p, 133p, and 31p and the upper films 123q, 133q, and 31q may be a chromium / aluminum-neodymium (Nd) alloy. At this time, the edges of the upper layers 123q, 133q, and 31q are positioned inside at a predetermined distance from the edges of the lower layers 123p, 133p, and 31p.

하부막(121p)의 가장자리가 상부막(121q) 가장자리 안쪽으로 거의 균일한 거리만큼 들어가 있어, 하부막(121p) 표면이 밖으로 드러나고 하부막(121p)과 상부막(121q)의 측면이 전체적으로 계단 모양을 이룬다. 이를 통하여 제1 실시예와 같이 보호막(180) 특히 제어용 전극(31, 32, 33, 34, 35, 36) 상부에 위치하는 보호막(180) 및 하부 배향막(11) 표면을 기판(110) 표면과 거의 평행하게 유도할 수 있다. 따라서, 제어용 전극(31, 32, 33, 34, 35, 36) 상부 주변에 배열된 액정 분자를 기판 편에 대하여 거의 수직하게 배열되도록 유도할 수 있으며, 표시 장치의 대비비를 향상시킬 수 있다.The edge of the lower layer 121p enters a substantially uniform distance into the edge of the upper layer 121q, so that the surface of the lower layer 121p is exposed to the outside and the side surfaces of the lower layer 121p and the upper layer 121q are generally stepped. To achieve. As a result, the surface of the passivation layer 180 and the lower alignment layer 11 positioned on the passivation layer 180, in particular, the control electrodes 31, 32, 33, 34, 35, and 36, as shown in the first embodiment may be separated from the surface of the substrate 110. It can be derived almost parallel. Accordingly, the liquid crystal molecules arranged around the upper portion of the control electrodes 31, 32, 33, 34, 35, and 36 may be induced to be arranged almost perpendicular to the substrate, and the contrast ratio of the display device may be improved.

또한, 반도체(151, 157)는 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165, 16)와 실질적으로 동일한 평면 형태를 가지고 있다. 즉, 선형 반도체(151)는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165)의 아래에 존재하는 부분 외에도 소스 전극(173)과 드레인 전극(175) 사이에 이들에 가리지 않고 노출된 부분을 가지고 있다.In addition, the semiconductors 151 and 157 are substantially the same as the data line 171, the drain electrode 175, and the ohmic contacts 161, 165 and 16 except for the protrusion 154 where the thin film transistor is located. It has a flat shape. That is, the linear semiconductor 151 may be disposed between the source electrode 173 and the drain electrode 175 in addition to the portion of the data line 171 and the drain electrode 175 and the resistive contact members 161 and 165 thereunder. Has a portion exposed to them.

먼저, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 두 층의 금속막, 즉 하부 금속막과 상부 금속막을 스퍼터링(sputtering) 따위로 차례로 적층한다. 하부 금속막은 IZO와의 접촉 특성이 우수한 금속, 예를 들면 몰리브덴, 몰리브덴 합금 또는 크롬 등으로 이루어지며 500Å 정도의 두께를 가지는 것이 바람직하다. 상부 금속막은 알루미늄 계열 금속으로 이루어지며, 2,500Å 정도의 두께를 가지는 것이 바람직하다.First, two layers of a metal film, that is, a lower metal film and an upper metal film, are sequentially stacked on an insulating substrate 110 made of transparent glass, for example, by sputtering. The lower metal film is made of a metal having excellent contact characteristics with IZO, for example, molybdenum, molybdenum alloy or chromium, and preferably has a thickness of about 500 kPa. The upper metal film is made of an aluminum-based metal, and preferably has a thickness of about 2,500 Å.

도 8a에 도시한 바와 같이, 상부 금속막 위에 감광막(51)을 형성하고 이를 식각 마스크로 하여 상부 금속막과 하부 금속막을 차례로 패터닝하여 복수의 게이트 전극(123)을 포함하는 게이트선(121)과 유지 전극 배선(131, 133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, 36)을 형성한 후 감광막(51)을 제거한다.As shown in FIG. 8A, a gate line 121 including a plurality of gate electrodes 123 is formed by forming a photoresist film 51 on the upper metal film and patterning the upper metal film and the lower metal film in turn using the photoresist film 51 as an etching mask. After forming the sustain electrode wirings 131, 133a, 133b, 133c, 133d, 31, 32, 33, 34, 35, and 36, the photosensitive film 51 is removed.

알루미늄 계열 금속인 상부막(123q, 133q, 31q)의 패터닝은 예를 들면 알루미늄 식각액인 CH3COOH(8-15%)/HNO3(5-8%)/H3PO4(50-60%)/H2O(나머지)를 사용한 습식 식각으로 진행한다. 습식 식각은 등방적으로 이루어지므로 측면 식각에 의하여 감광막(51) 아래 부분의 상부막 금속이 깎여나가 언더 컷이 생긴다. 하부막(123p, 133p, 31p)의 패터닝은 감광막(51)을 그대로 둔 상태에서 건식 식각으로 진행한다.건식 식각은 비등방적으로 상하 방향으로만 진행되므로 패터닝된 하부막(123p, 133p, 31p)의 가장자리는 감광막(51)의 가장자리와 거의 동일하게 되고 이에 따라 상부막(123q, 133q. 31q)의 밖으로 드러나게 된다.The patterning of the top layer (123q, 133q, 31q), which is an aluminum-based metal, is, for example, CH3COOH (8-15%) / HNO3 (5-8%) / H3PO4 (50-60%) / H2O (rest), an aluminum etchant. Proceed to wet etching using. Since the wet etching is isotropic, the upper layer metal of the lower portion of the photoresist layer 51 is scraped off by side etching, resulting in an undercut. The patterning of the lower layers 123p, 133p, and 31p proceeds to dry etching with the photoresist layer 51 intact. Since the dry etching is performed anisotropically only in the vertical direction, the patterned lower layers 123p, 133p, and 31p are used. The edge of is substantially the same as the edge of the photosensitive film 51, and thus is exposed out of the top films 123q and 133q. 31q.

이때, 상부막(123p, 133p, 31)과 하부막(123q, 133q, 31q)을 다른 모양으로 패터닝할 때, 다른 식각 공정을 통하여 완성할 수 있다.In this case, when the upper layers 123p, 133p, and 31 and the lower layers 123q, 133q, and 31q are patterned in different shapes, the upper layers 123p, 133p, and 31q may be completed through different etching processes.

도 8b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착법을 이용하여 각각 약 1,500 Å 내지 약 5,000 Å, 약 500 Å 내지 약 2,000 Å, 약 300 Å 내지 약 600 Å의 두께로 연속 증착한다. 이어 스퍼터링 따위의 방법으로 연속하여 적층하여 도전체층(170)을 형성한 다음 그 위에 감광막(50)을 1 μm 내지 2 μm의 두께로 도포한다.As shown in FIG. 8B, the gate insulating layer 140, the intrinsic amorphous silicon layer 150, and the impurity amorphous silicon layer 160 are each about 1,500 kPa to about 5,000 kPa, about 500 kPa to about 5,000 kPa using chemical vapor deposition. Continuous deposition at a thickness of 2,000 kPa, about 300 kPa to about 600 kPa. Subsequently, the conductive layer 170 is formed by successive stacking by sputtering or the like, and then the photosensitive film 50 is applied thereon with a thickness of 1 μm to 2 μm.

그 후, 광마스크(도시하지 않음)를 통하여 감광막(50)에 빛을 조사한 후 현상한다. 현상된 감광막의 두께는 위치에 따라 다른데, 도 8c에서 감광막은 두께가 점점 작아지는 제1 내지 제3 부분으로 이루어진다. 영역(A)(이하 "배선 영역"이라 함)에 위치한 제1 부분과 영역(C)(이하 "채널 영역"이라 함)에 위치한 제2 부분은 각각 도면 부호 52와 54로 나타내었고 영역(B)(이하 "기타 영역"이라 함)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 도전층(170)이 드러나 있기 때문이다. 제1 부분(52)과 제2 부분(54)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(54)의 두께를 제1 부분(52)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.Thereafter, the photosensitive film 50 is irradiated with light through a photomask (not shown) and then developed. The thickness of the developed photoresist film varies depending on the position. In FIG. 8C, the photoresist film is composed of first to third portions whose thickness becomes smaller. The first part located in the area A (hereinafter referred to as the "wiring area") and the second part located in the area C (hereinafter referred to as the "channel area") are denoted by reference numerals 52 and 54, respectively, and the area B The reference numeral 3 is not given to the third part located in the " (hereinafter referred to as " other region ") because the third part has a thickness of 0, thereby revealing the conductive layer 170 below. The ratio of the thicknesses of the first portion 52 and the second portion 54 varies depending on the process conditions in the subsequent process, but the thickness of the second portion 54 is 1/2 of the thickness of the first portion 52. It is preferable to set it as the following, for example, it is good that it is 4,000 Pa or less.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area)뿐 아니라 반투명 영역(translucent area)을 두는 것이 그 예이다. 반투명 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.As described above, there may be various methods of varying the thickness of the photoresist film according to the position, and the transparent mask and the light blocking area as well as the translucent area may be provided in the exposure mask. Yes. The translucent region is provided with a slit pattern, a lattice pattern, or a thin film having a medium transmittance or a medium thickness. When using the slit pattern, it is preferable that the width of the slits and the interval between the slits are smaller than the resolution of the exposure machine used for the photographic process. Another example is to use a photoresist film that can be reflowed. That is, a thin portion is formed by forming a reflowable photoresist pattern with a normal mask having only a transparent region and a light shielding region and then reflowing so that the photoresist film flows into an area where no photoresist remains.

적절한 공정 조건을 주면 감광막(52, 54)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 5 및 도 7에서 보는 바와 같이 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165), 그리고 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151)를 형성한다.Given the appropriate process conditions, the underlying layers can be selectively etched due to the difference in thickness of the photoresist films 52 and 54. Accordingly, as shown in FIGS. 5 and 7, a plurality of data lines 171 and a plurality of drain electrodes 175 including a plurality of source electrodes 173 are formed through a series of etching steps, and a plurality of protrusions 163 are formed. A plurality of linear resistive contact members 161, a plurality of island-like resistive contact members 165, and a plurality of linear semiconductors 151 each including a plurality of protrusions 154.

설명의 편의상, 배선 영역(A)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하고, 기타 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.For convenience of description, portions of the conductor layer 170 located in the wiring region A, the impurity amorphous silicon layer 160, and the intrinsic amorphous silicon layer 150 are referred to as first portions, and the conductor layer located in the channel region C. A portion of the impurity amorphous silicon layer 160 and the intrinsic amorphous silicon layer 150 is referred to as a second portion, and the conductor layer 170 located in the other region B, the impurity amorphous silicon layer 160, and the intrinsic A part of the amorphous silicon layer 150 is called a third part.

이러한 구조를 형성하는 순서의 한 예는 다음과 같다.One example of the order of forming such a structure is as follows.

(1) 기타 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,(1) removing the third portion of the conductor layer 170, the impurity amorphous silicon layer 160 and the amorphous silicon layer 150 located in the other region (B),

(2) 채널 영역에 위치한 감광막의 제2 부분(54) 제거,(2) removing the second portion 54 of the photosensitive film located in the channel region,

(3) 채널 영역(C)에 위치한 도전체층(170) 및 불순물 비정질 규소층(160)의 제2 부분 제거, 그리고(3) removing the second portion of the conductor layer 170 and the impurity amorphous silicon layer 160 located in the channel region C, and

(4) 배선 영역(A)에 위치한 감광막의 제1 부분(52) 제거.(4) Removal of the first portion 52 of the photosensitive film located in the wiring region A. FIG.

이러한 순서의 다른 예는 다음과 같다.Another example of this order is as follows.

(1) 기타 영역(B)에 위치한 도전체층(170)의 제3 부분 제거,(1) removing the third portion of conductor layer 170 located in other region B,

(2) 채널 영역(C)에 위치한 감광막의 제2 부분(54) 제거,(2) removing the second portion 54 of the photosensitive film located in the channel region C,

(3) 기타 영역(B)에 위치한 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,(3) removing the third portion of the impurity amorphous silicon layer 160 and the amorphous silicon layer 150 located in the other region (B),

(4) 채널 영역(C)에 위치한 도전체층(170)의 제2 부분 제거,(4) removing the second portion of conductor layer 170 located in channel region C,

(5) 배선 영역(A)에 위치한 감광막의 제1 부분(52) 제거, 그리고(5) removing the first portion 52 of the photosensitive film located in the wiring region A, and

(6) 채널 영역(C)에 위치한 불순물 비정질 규소층(160)의 제2 부분 제거.(6) Removal of the second portion of the impurity amorphous silicon layer 160 located in the channel region (C).

여기에서는 첫 번째 예에 대하여 설명한다.This section describes the first example.

먼저, 도 8d에 도시한 것처럼, 기타 영역(B)에 노출되어 있는 도전체층(170)의 제3 부분을 식각하여 제거하여 그 하부의 불순물 비정질 규소층(160) 제3 부분을 노출시킨다.First, as illustrated in FIG. 8D, the third portion of the conductor layer 170 exposed to the other region B is etched and removed to expose the third portion of the impurity amorphous silicon layer 160 underneath.

도면 부호 174는 데이터선(171)과 드레인 전극(175)이 아직 붙어 있는 상태의 도전체이다. 건식 식각을 이용하는 경우에 감광막(52, 54)의 위 부분이 어느 정도의 두께로 깎여 나갈 수 있다.Reference numeral 174 denotes a conductor in which the data line 171 and the drain electrode 175 are still attached. In the case of using dry etching, the upper portions of the photoresist films 52 and 54 may be cut out to a certain thickness.

도 8e에 도시한 바와 같이, 기타 영역(B)에 위치한 불순물 비정질 규소층(160) 및 그 하부의 진성 비정질 규소층(150)의 제3 부분을 제거함과 더불어, 채널 영역(C)의 감광막 제2 부분(54)을 제거하여 아래의 도전체(174) 제2 부분을 노출시킨다. 감광막의 제2 부분(54)의 제거는 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분의 제거와 동시에 하거나 따로 수행한다. 채널 영역(C)에 남아 있는 제2 부분(54)의 찌꺼기는 애싱(ashing)으로 제거한다.As shown in FIG. 8E, the third portion of the impurity amorphous silicon layer 160 and the lower intrinsic amorphous silicon layer 150 located in the other region B is removed, and the photoresist agent of the channel region C is removed. The second portion 54 is removed to expose the second portion of the conductor 174 below. Removal of the second portion 54 of the photoresist film is performed simultaneously with or separately from removal of the third portion of the impurity amorphous silicon layer 160 and the intrinsic amorphous silicon layer 150. Residue of the second portion 54 remaining in the channel region C is removed by ashing.

이 단계에서 선형 및 섬형 진성 반도체(151)가 완성된다. 그리고 도면 부호 164는 선형 저항성 접촉 부재(161)와 섬형 저항성 접촉 부재(165)가 아직 붙어 있는 상태에 있는 선형의 불순물 비정질 규소층(160)을 가리키며 이를 앞으로 (선형의) 불순물 반도체라 한다.In this step, the linear and island intrinsic semiconductors 151 are completed. Reference numeral 164 denotes a linear impurity amorphous silicon layer 160 in which the linear ohmic contact 161 and the island-like ohmic contact 165 are still attached to each other, which is referred to as a (linear) impurity semiconductor.

다음, 도 8f에서 보는 바와 같이 채널 영역(C)에 위치한 도전체(174) 및 선형의 불순물 반도체(164)의 제2 부분을 식각하여 제거한다. 또한 남아 있는 감광막 제1 부분(52)도 제거한다.Next, as shown in FIG. 8F, the second portion of the conductor 174 and the linear impurity semiconductor 164 positioned in the channel region C is removed by etching. In addition, the remaining photoresist first portion 52 is also removed.

이때, 채널 영역(C)에 위치한 선형 진성 반도체(151)의 돌출부(154) 위 부분이 제거되어 두께가 작아질 수도 있으며 감광막의 제1 부분(52)도 이때 어느 정도의 두께로 식각된다.In this case, a portion of the linear intrinsic semiconductor 151 positioned in the channel region C may be removed by removing a portion of the linear intrinsic semiconductor 151, and the first portion 52 of the photoresist layer may be etched to some extent.

이렇게 하면, 도전체(174) 각각이 하나의 데이터선(171)과 복수의 드레인전극(175)으로 분리되면서 완성되고, 불순물 반도체(164) 각각이 하나의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)로 나뉘어 완성된다.In this way, each of the conductors 174 is completed while being separated into one data line 171 and a plurality of drain electrodes 175, and each of the impurity semiconductors 164 is formed of one linear ohmic contact member 161 and a plurality of electrodes. Completed by dividing into the island resistive contact member 165.

이어, 도 7에서 보는 바와 같이 질화 규소를 CVD 방법으로 약 250~1500℃ 범위에서 증착하거나, 평탄화 특성이 우수한 아크릴계의 유기 절연 물질을 도포하거나, a-Si:C:O 막 또는 a-Si:O:F 막 등을 포함하는 저유전율 절연 물질을 PECVD 방법으로 적층하여 보호막(180)을 형성한 다음, 보호막(180)을 게이트 절연막(140)과 함께 사진 식각하여 복수의 접촉 구멍(181, 182, 183, 184, 185)을 형성한다. 500 Å 내지 1,500 Å 두께의 IZO 또는 ITO층을 스퍼터링 방법으로 증착하고 사진 식각하여 복수의 절개부(191, 192, 193, 194, 195, 196)를 가지는 복수의 화소 전극(190) 및 복수의 접촉 보조 부재(81, 81)를 형성한다.Subsequently, as shown in FIG. 7, silicon nitride is deposited in the range of about 250 to 1500 ° C. by CVD, or an acrylic organic insulating material having excellent planarization characteristics is applied, or an a-Si: C: O film or a-Si: A low dielectric constant insulating material including an O: F film or the like is laminated by PECVD to form a passivation layer 180, and then the passivation layer 180 is photo-etched together with the gate insulating layer 140 to form a plurality of contact holes 181 and 182. , 183, 184, 185. A plurality of pixel electrodes 190 and a plurality of contacts having a plurality of cutouts 191, 192, 193, 194, 195, and 196 are deposited by photolithography by depositing an IZO or ITO layer having a thickness of 500 μs to 1,500 μs by a sputtering method. The auxiliary members 81 and 81 are formed.

본 실시예에서는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165) 및 반도체(151)를 하나의 사진 공정으로 형성하므로 제조 공정을 단순화할 수 있다.In this embodiment, since the data line 171, the drain electrode 175, the ohmic contacts 161 and 165, and the semiconductor 151 are formed in one photo process, the manufacturing process may be simplified.

이상과 같이 신호선이 30°이하의 경사각을 가지는 테이퍼 구조로 이루어지거나, 하부막보다 좁은 폭을 가지는 상부막을 포함하는 이중막의 구조를 취함으로써, 신호선의 단차로 인하여 발생되는 빛샘을 최소할 수 있다. 따라서, 우수한 대비비를 가지는 액정 표시 장치를 구현할 수 있다.As described above, the signal line has a tapered structure having an inclination angle of 30 ° or less, or by taking a double layer structure including an upper layer having a narrower width than the lower layer, thereby minimizing light leakage caused by the step difference of the signal line. Therefore, a liquid crystal display device having excellent contrast ratio can be implemented.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

Claims

절연 기판,Insulation board,

상기 절연 기판 위에 형성되어 있는 제1 신호선,A first signal line formed on the insulating substrate,

상기 제1 신호선과 절연되어 교차하여 화소를 정의하는 제2 신호선,A second signal line insulated from and intersecting the first signal line to define a pixel;

상기 제1 신호선과 상기 제2 신호선이 교차하여 정의하는 각 화소 영역마다 형성되어 있으며, 적어도 둘 이상으로 화소를 분할하는 절개부를 가지는 화소 전극,A pixel electrode formed in each pixel region defined by crossing the first signal line and the second signal line, the pixel electrode having a cutout for dividing the pixel into at least two or more;

상기 제1 신호선, 상기 제2 신호선 및 화소 전극에 3단자가 각각 전기적으로 연결되어 있는 박막 트랜지스터,A thin film transistor having three terminals electrically connected to the first signal line, the second signal line, and the pixel electrode;

상기 제2 신호선과 절연되어 교차하고 있으며 적어도 일부는 상기 절개부와 중첩하는 분지를 가지는 제3 신호선A third signal line intersecting and insulated from the second signal line, the third signal line having a branch overlapping the cutout

을 포함하며,Including;

상기 제3 신호선의 분지는 30° 이하의 경사각을 가지는 테이퍼 구조로 이루어진 박막 트랜지스터 표시판.The thin film transistor array panel of which the branch of the third signal line has a tapered structure having an inclination angle of 30 ° or less.

절연 기판,Insulation board,

상기 제1 신호선과 상기 제2 신호선이 교차하여 정의하는 각 화소 영역마다형성되어 있으며, 적어도 둘 이상으로 화소를 분할하는 절개부를 가지는 화소 전극,A pixel electrode formed in each pixel region defined by crossing the first signal line and the second signal line, the pixel electrode having a cutout for dividing the pixel into at least two or more;

을 포함하며,Including;

상기 제3 신호선 중 적어도 분지는 하부막과 상기 하부막보다 좁은 폭을 가지며, 경계선은 상기 하부막의 상부에 위치하는 박막 트랜지스터 표시판.At least one branch of the third signal line has a width narrower than that of the lower layer and the lower layer, and a boundary line is positioned above the lower layer.

절연 기판,Insulation board,

상기 절연 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선,A gate line formed on the insulating substrate and including a gate electrode;

상기 게이트선 위에 형성되어 있는 게이트 절연막,A gate insulating film formed on the gate line,

상기 게이트 절연막 위에 형성되어 있는 비정질 규소층,An amorphous silicon layer formed on the gate insulating film,

상기 비정질 규소층 위에 형성되어 저항성 접촉층,An ohmic contact layer formed on the amorphous silicon layer,

상기 게이트 절연막 상부에 형성되어 있으며 적어도 일부가 상기 저항성 접촉층 위에 형성되어 있는 소스 전극을 포함하는 데이터선,A data line formed on the gate insulating layer and including at least a portion of a source electrode formed on the ohmic contact layer;

적어도 일부가 상기 저항성 접촉층 위에 형성되어 있으며 상기 소스 전극과 대향하는 드레인 전극,A drain electrode formed at least in part on the ohmic contact layer and opposing the source electrode,

상기 데이터선 및 상기 드레인 전극 위에 형성되어 있는 보호막,A protective film formed on the data line and the drain electrode,

상기 보호막 위에 형성되어 있고 도메인 분할 수단인 절개부를 가지며, 상기 드레인 전극과 연결되어 있는 화소 전극,A pixel electrode formed on the passivation layer and having a cutout which is a domain dividing means and connected to the drain electrode;

상기 보호막 하부에 30° 이하의 경사각을 가지는 테이퍼 구조로 형성되어 있으며, 상기 화소 전극의 절개부와 중첩하는 분지를 가지는 신호선A signal line having a tapered structure having an inclination angle of 30 ° or less under the passivation layer, and having a branch overlapping the cutout of the pixel electrode.

을 포함하는 박막 트랜지스터 표시판.Thin film transistor array panel comprising a.

제3항에서,In claim 3,

상기 신호선은 상기 게이트선과 동일한 층에 위치하며, 상기 화소 전극과 중첩하여 유지 용량을 형성하는 유지 전극 배선으로부터 연장되어 있는 박막 트랜지스터 표시판.And the signal line is disposed on the same layer as the gate line and extends from the storage electrode wiring overlapping with the pixel electrode to form a storage capacitor.

제3항에서,In claim 3,

상기 비정질 규소층 및 저항성 접촉층은 상기 데이터선의 하부까지 연장되어 있는 박막 트랜지스터 표시판.The amorphous silicon layer and the ohmic contact layer extend to the lower portion of the data line.

제5항에서,In claim 5,

상기 데이터선 하부의 상기 비정질 규소층 및 상기 저항성 접촉층은 상기 데이터선과 동일한 평면 모양을 가지는 박막 트랜지스터 표시판.The amorphous silicon layer and the ohmic contact layer under the data line have the same planar shape as the data line.

절연 기판,Insulation board,

상기 보호막 하부에 형성되어 있으며, 상기 화소 전극의 절개부와 중첩하는 분지를 가지는 신호선A signal line formed under the passivation layer and having a branch overlapping the cutout of the pixel electrode;

을 포함하며,Including;

상기 신호선은 하부막과 상기 하부막의 상부에 위치하며, 상기 하부막보다 좁은 폭을 가져 경계선이 상기 하부막의 상부에 위치하는 박막 트랜지스터 표시판.The signal line is disposed above the lower layer and the lower layer, and has a narrower width than the lower layer so that a boundary line is positioned above the lower layer.

제7항에서,In claim 7,

상기 게이트선과 동일한 층으로 위치하며, 상기 신호선은 상기 화소 전극과 중첩하여 유지 용량을 형성하는 유지 전극 배선으로부터 연장되어 있는 박막 트랜지스터 표시판.The thin film transistor array panel is disposed on the same layer as the gate line, and the signal line extends from the storage electrode wiring overlapping the pixel electrode to form a storage capacitor.

제7항에서,In claim 7,