KR20050011405A - Method for manufacturing capacitor of semiconductor device - Google Patents

Abstract

PURPOSE: A method of manufacturing a capacitor of a semiconductor device is provided to improve capacitance and to prevent fall-down of a first storage node electrode by forming a second storage node electrode on the center of the first storage node electrode. CONSTITUTION: An etch stop layer(36) and molded oxide layer(38) are sequentially deposited on a semiconductor substrate(30) with a conductive structure. A first trench for exposing the conductive structure to the outside is formed by etching selectively the molded oxide layer and the etch stop layer. A first storage node electrode(44) is formed along an inner surface of the trench. A second storage node electrode(50) is formed on the center of the first storage node electrode.

Description

반도체 소자의 캐패시터 제조방법{Method for manufacturing capacitor of semiconductor device}Method for manufacturing capacitor of semiconductor device

발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 보다 상세하게는, 반도체 메모리 소자의 실린더형 캐패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a cylindrical capacitor of a semiconductor memory device.

일반적으로 알려진 바와 같이, 디램(dynamic random access memory: DRAM)과 같은 반도체 메모리 소자의 메모리셀은 하나의 트랜지스터와 하나의 스토리지 커패시터로 구성된다. 디램의 고집적화를 위해 메모리셀의 사이즈가 축소되면, 트랜지스터의 사이즈가 축소됨은 물론 스토리지 커패시터가 차지하는 반도체 기판의 면적도 축소된다. 이는 2차원적 평면 구조를 갖는 전형적인 스토리지 커패시터의 커패시턴스를 감소시킨다.As is generally known, a memory cell of a semiconductor memory device such as a dynamic random access memory (DRAM) is composed of one transistor and one storage capacitor. When the size of the memory cell is reduced for high integration of the DRAM, the size of the transistor is reduced and the area of the semiconductor substrate occupied by the storage capacitor is also reduced. This reduces the capacitance of a typical storage capacitor with a two dimensional planar structure.

스토리지 커패시터의 커패시턴스가 감소하면, 신호/잡음 비(S/N ratio)가 저하되고, 알파(α)입자에 의한 소프트 에러가 야기되므로 디램의 고집적화가 이루어지더라도 스토리지 커패시터의 커패시턴스가 충분히 확보되지 않으면 안된다.If the capacitance of the storage capacitor is reduced, the signal / noise ratio (S / N ratio) is lowered and soft errors caused by alpha (α) particles are caused. Therefore, even if the DRAM is highly integrated, the capacitance of the storage capacitor is insufficient. Can not be done.

스토리지 커패시터의 커패시턴스를 확보하기 위해 유전체막의 두께를 감소시키거나 유전상수가 큰 물질의 유전체막을 개발하거나 또는 스토리지 커패시터의 유효면적을 확대시키는 방법 등이 사용되어 있다.In order to secure the capacitance of the storage capacitor, a method of reducing the thickness of the dielectric film, developing a dielectric film of a material having a high dielectric constant, or increasing the effective area of the storage capacitor is used.

현재, 유전체막에 대한 연구가 상당히 진전되어 한계점에 도달한 상태이므로 스토리지 커패시터는 유효면적 확대를 위해 초기의 평면 캐패시터 구조에서 벗으난 3차원 입체 구조의 스택(stack)형 또는 트렌치(trench)형 캐패시터 구조로 변화되고 있으며, 스택형 캐패시터 구조에서도 실린더형 캐패시터 또는 핀(fin)형 캐패시터 등 스토리지 전극의 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다.At present, due to the progress of the dielectric film to reach the limit, the storage capacitor is stacked or trenched capacitor of the three-dimensional solid structure removed from the initial planar capacitor structure to expand the effective area. In the stack type capacitor structure, a technology change has been made to increase the area of the storage electrode such as a cylindrical capacitor or a fin type capacitor.

이하, 도면을 참조하여 종래 기술에 따른 실린더형 캐패시터를 설명한다.Hereinafter, a cylindrical capacitor according to the prior art will be described with reference to the drawings.

도 1a 내지 도 1d는 종래 기술에 따른 캐패시터의 공정 단면도이다.1A to 1D are cross-sectional views of a capacitor according to the prior art.

도 1a에 도시한 바와 같이, 반도체 기판(10) 상에 절연층(12) 및 상기 절연층의 소정부분에 반도체 기판(10)과 접촉하는 도전 구조물(14) 상에 식각 방지막(16) 및 주형 산화막(18)을 순차적으로 적층하고, 상기 주형 산화막(18) 상에 감광막인 포토레지스트(20)를 도포한다.As shown in FIG. 1A, an etch stop layer 16 and a mold are disposed on the insulating layer 12 on the semiconductor substrate 10 and the conductive structure 14 in contact with the semiconductor substrate 10 at a predetermined portion of the insulating layer. The oxide film 18 is sequentially stacked, and the photoresist 20, which is a photosensitive film, is coated on the mold oxide film 18.

도 1b에 도시한 바와 같이, 포토 공정을 이용하여 상기 포토레지스트(20)에 패턴을 형성하고, 상기 포토레지스터(20) 패턴을 식각마스크로 하여 상기 도전 구조물(14)이 노출되도록 상기 주형 산화막(18) 및 식각 방지막(16)의 일부를 순차적으로 식각하여 트렌치(22)를 형성하고, 상기 포토레지스트(20) 패턴을 제거한다. 이때, 상기 주형 산화막(18)을 제거한 후 상기 포토레지스터(20) 패턴을 제거할 수도 있다.As shown in FIG. 1B, a pattern is formed on the photoresist 20 using a photo process, and the conductive oxide layer 14 is exposed using the photoresist 20 pattern as an etching mask. 18) and a portion of the etch stop layer 16 are sequentially etched to form trenches 22, and the photoresist 20 pattern is removed. In this case, the photoresist 20 pattern may be removed after removing the mold oxide layer 18.

도 1c에 도시한 바와 같이, 상기 트렌치(22)의 측면과 저면 및 상기 주형 산화막(18)의 상부에 폴리실리콘으로 스토리지 전극(26)을 형성한다.As shown in FIG. 1C, the storage electrode 26 is formed of polysilicon on the side and bottom of the trench 22 and on the mold oxide layer 18.

도 1d에 도시한 바와 같이, 상기 트렌치(22)가 매몰되도록 희생층(도시하지 않음)을 형성하고, 상기 희생층의 상부의 상기 스토리지 전극을 에치백하고, 남아 있는 희생층 및 주형 산화막(18)을 제거하여 노드가 분리된 스토리지 전극(26)을형성한다.As shown in FIG. 1D, a sacrificial layer (not shown) is formed so that the trench 22 is buried, the back storage electrode on the sacrificial layer is etched back, and the remaining sacrificial layer and the mold oxide film 18 are formed. ) Is removed to form a storage electrode 26 in which the node is separated.

이때, 상기 스토리지 전극(26)은 실린더(Cylinder) 모양으로 도 2와 같이 형성된다.In this case, the storage electrode 26 is formed as shown in FIG. 2 in the shape of a cylinder.

도 1d를 참조하면, 상기 스토리지 전극(26)상에 유전막(28) 및 플레이트 전극(29)을 형성하여 캐패시터를 완성한다. 이후, 상기 캐패시터가 매립되도록 절연막을 형성한다.Referring to FIG. 1D, a capacitor is formed by forming a dielectric film 28 and a plate electrode 29 on the storage electrode 26. Thereafter, an insulating film is formed to bury the capacitor.

하지만, 종래 기술에 따른 반도체 소자의 캐패시터 제조방법은 다음과 같은 문제점이 있었다.However, the capacitor manufacturing method of the semiconductor device according to the prior art has the following problems.

캐패시터 용량을 위해 상기 스토리지 전극의 높이를 증가시켜야 하고, 상기 스토리지 전극의 높이가 증가할수록 상기 스토리지 전극의 형성 공정시 상기 스토리지 전극의 쓰러짐 현상이 발생하여 이웃하는 두 개이상의 상기 스토리지 전극이 연결되어 공정 불량이 증가하는 단점이 있었다.It is necessary to increase the height of the storage electrode for a capacitor capacity, and as the height of the storage electrode increases, a fall phenomenon of the storage electrode occurs during the formation of the storage electrode so that two or more neighboring storage electrodes are connected to the process. There was a disadvantage of increasing the defect.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 스토리지 전극의 캡 용량을 높이고, 쓰러짐을 방지하여 공정 불량을 최소화 또는 감소시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다.An object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device capable of minimizing or reducing process defects by increasing a cap capacity of a storage electrode and preventing collapse of the storage electrode.

도 1a 내지 도 1d는 종래 기술에 따른 캐패시터의 공정 단면도이다.1A to 1D are cross-sectional views of a capacitor according to the prior art.

도 2는 종래 기술에 따른 캐패시터의 평면도이다.2 is a plan view of a capacitor according to the prior art.

도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 캐패시터를 나타낸 공정단면도이다.3A to 3H are cross-sectional views illustrating a capacitor of a semiconductor device according to the present invention.

도 4는 본 발명에 따른 반도체 소자의 캐패시터 스토리지 전극을 나타낸 공정 평면도이다.4 is a process plan view illustrating a capacitor storage electrode of a semiconductor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

30 : 반도체 기판 32 : 층간 절연막30 semiconductor substrate 32 interlayer insulating film

34 : 도전 구조물 36 : 식각 방지막34: conductive structure 36: etching prevention film

38 : 주형 산화막 40 : 포토레지스트 패턴38 template oxide film 40 photoresist pattern

42 : 제1 트렌치 44 : 제1 스토리지 전극42: first trench 44: first storage electrode

46 : 더미 절연막 48 : 제2 트렌치46 dummy insulating film 48 second trench

50 : 제2 스토리지 전극 52 : 유전막50: second storage electrode 52: dielectric film

54 : 플레이트 전극54: plate electrode

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조방법은,Capacitor manufacturing method of a semiconductor device according to the present invention for achieving the above object,

도전 구조물을 포함하는 하부구조가 형성된 반도체 기판 상에 식각 정지막, 주형산화막을 순차적으로 적층하고, 상기 도전 구조물이 노출되도록 주형 산화막 및 식각 정지막의 일부를 식각하여 제 1 트렌치를 형성하는 단계와,Sequentially stacking an etch stop film and a template oxide film on a semiconductor substrate on which a substructure including a conductive structure is formed, and etching a portion of the mold oxide film and the etch stop film to expose the conductive structure to form a first trench;

상기 제 1 트렌치를 포함하는 상기 반도체 기판 상에 제1 스토리지 전극을 형성하는 단계와,Forming a first storage electrode on the semiconductor substrate including the first trench;

상기 제1 스토리지 전극의 중앙에 제2 스토리지 전극을 형성하는 단계와,Forming a second storage electrode at the center of the first storage electrode;

상기 주형 산화막 및 더미 절연막 상부의 상기 제1 및 제2 스토리지 전극을 제거하여 제1 및 제2 스토리지 전극의 노드를 분리하는 단계와,Separating nodes of the first and second storage electrodes by removing the first and second storage electrodes on the mold oxide layer and the dummy insulating layer;

상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성하는 단계를 포함함을 특징으로 한다.And forming a dielectric film and a plate electrode on the storage electrode.

여기서, 상기 제2 스토리지 전극을 형성하는 단계는, 상기 제1 트렌치를 포함하는 상기 제1 스토리지 전극 상에 더미 절연막을 형성하는 단계와, 상기 도전 구조물 상부의 상기 더미 절연막을 상기 제1 스토리지 전극의 일부가 노출되도록 식각하여 제2 트렌치를 형성하는 단계와, 상기 제2 트렌치를 포함하는 상기 반도체 기판 상에 폴리 실리콘을 증착하여 제2 스토리지 전극을 형성하는 단계를 포함함을 특징으로 한다.The forming of the second storage electrode may include forming a dummy insulating film on the first storage electrode including the first trench, and forming the dummy insulating film on an upper portion of the conductive structure. Etching to expose a portion to form a second trench, and depositing polysilicon on the semiconductor substrate including the second trench to form a second storage electrode.

상기 식각정지막층은 실리콘 질화막으로 형성함이 바람직하다.The etch stop layer is preferably formed of a silicon nitride film.

상기 제1 트렌치는 포토레지스트 패턴을 식각마스크로 사용하여 상기 주형 산화막 및 식각 저지막의 일부을 식각하여 형성됨이 바람직하다.The first trench may be formed by etching a portion of the mold oxide layer and the etch stop layer by using a photoresist pattern as an etching mask.

상기 제1 및 제2 스토리지 전극은 도전성 불순물을 포함하는 폴리 실리콘으로 형성함이 바람직하다.The first and second storage electrodes are preferably formed of polysilicon containing conductive impurities.

상기 제1 및 제2 스토리지 전극 노드를 분리하는 공정은 화학 기계적 연마 또는 에치백 방법을 이용함이 바람직하다.The process of separating the first and second storage electrode nodes preferably uses a chemical mechanical polishing or etch back method.

상기 제1 및 제2 스토리지 전극의 노드 분리단계 이후 상기 주형 산화막을 제거하는 단계를 더 포함함이 바람직하다.The method may further include removing the template oxide layer after the node separation of the first and second storage electrodes.

상기 스토리지 전극은 7000 내지 18000Å정도의 높이를 갖도록 형성하는 것이 바람직하다.The storage electrode is preferably formed to have a height of about 7000 to 18000 kPa.

또한, 본 발명의 다른 특징은, 도전 구조물을 포함하는 하부구조가 형성된 반도체 기판 상에 식각 정지막, 주형산화막을 순차적으로 적층하고, 상기 도전 구조물이 노출되도록 주형 산화막 및 식각 정지막의 일부를 식각하여 제 1 트렌치를 형성하는 단계와, 상기 제 1 트렌치를 포함하는 상기 반도체 기판 상에 제1 스토리지 전극을 형성하는 단계와, 상기 제1 트렌치를 포함하는 상기 제1 스토리지 전극 상에 더미 절연막을 형성하는 단계와, 상기 도전 구조물 상부의 상기 더미 절연막을 일부 식각하여 상기 제1 스토리지 전극이 일부 노출되는 제2 트렌치를 형성하는 단계와, 상기 제 2 트렌치를 포함하는 상기 반도체 기판의 전면에 제2 스토리지 전극을 형성하는 단계와, 상기 주형 산화막 및 더미 절연막 상부의 상기 제1 및 제2 스토리지 전극을 제거하여 제1 및 제2 스토리지 전극의 노드를 분리하는 단계와, 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법이다.In addition, another feature of the present invention, by sequentially stacking an etch stop film, a mold oxide film on a semiconductor substrate formed with a lower structure including a conductive structure, by etching a portion of the mold oxide film and the etch stop film to expose the conductive structure Forming a first trench, forming a first storage electrode on the semiconductor substrate including the first trench, and forming a dummy insulating film on the first storage electrode including the first trench; Forming a second trench in which the first storage electrode is partially exposed by partially etching the dummy insulating layer on the conductive structure; and a second storage electrode on the front surface of the semiconductor substrate including the second trench. And forming the first and second storage electrodes on the mold oxide layer and the dummy insulating layer. A method of manufacturing a capacitor of a semiconductor device, the method comprising: separating nodes of first and second storage electrodes, and forming a dielectric layer and a plate electrode on the storage electrode.

따라서, 본 발명의 반도체 소자의 캐패시터 제조방법은 제1 스토리지 전극 내부에 별도의 바(Bar) 모양을 갖는 또 하나의 제2 스토리지 전극을 구비하여 캐패시터의 용량을 늘일 수 있고, 상기 제2 스토리지 전극이 상기 제1 스토리지 전극의 중심에 형성되어 쓰러짐 현상을 방지함으로써 제조 공정불량을 최소화 또는 감소시킬 수 있는 효과가 있다.Accordingly, in the method of manufacturing a capacitor of the semiconductor device of the present invention, another second storage electrode having a separate bar shape is provided inside the first storage electrode to increase the capacity of the capacitor, and the second storage electrode It is formed in the center of the first storage electrode to prevent the fall phenomenon has an effect that can minimize or reduce the manufacturing process defects.

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.

도 3a 내지 도 3h 또는 도 4는 본 발명의 일 실시예 따른 반도체 소자의 캐패시터 하부전극 형성방법을 나타낸 공정 단면도 또는 평면도이다. 하기에 설명하는 반도체 소자는 DRAM 장치의 셀을 예로 들어 설명한다.3A to 3H or 4 are cross-sectional views or plan views illustrating a method of forming a capacitor lower electrode of a semiconductor device according to an embodiment of the present invention. The semiconductor element described below is described taking a cell of a DRAM device as an example.

도 3a에 도시한 바와 같이, 반도체 기판(30)상에 형성된 절연층(32)의 소정 부위에 도전 구조물(34)을 형성하고, 상기 도전 구조물(34)을 포함하는 상기 반도체 기판(30) 상에 식각 정지막(36) 및 주형 산화막(38)을 순차적으로 적층하고, 상기 주형 산화막(38) 상에 포토레지스트(40)를 도포한다.As shown in FIG. 3A, the conductive structure 34 is formed on a predetermined portion of the insulating layer 32 formed on the semiconductor substrate 30, and the conductive structure 34 is formed on the semiconductor substrate 30 including the conductive structure 34. The etch stop film 36 and the mold oxide film 38 are sequentially stacked on the substrate, and the photoresist 40 is coated on the mold oxide film 38.

여기서, 상기 도전 구조물(34))은 반도체 기판(30)의 캐패시터 노드 콘택 영역과 전기적으로 접속하는 콘택 플러그로 형성된다. 또한, 상기 콘택 플러그를 층간 절연막(32)이 형성되어 있다. 한편, 상기 식각 방지막(36)은 상기 층간 절연막(32)과의 선택비가 높은 막으로 예를 들어 실리콘 질화막(SixNy) 또는 실리콘 산 질화막(SiON)을 이용하여 일정두께(예컨대 약100∼1000Å정도)로 형성된다. 또한, 상기 주형 산화막(38)은 이후 형성되는 스토리지 전극의 높이에 해당하는 두께(예컨대 약 7000 내지 18000Å)를 갖도록 형성한다.Here, the conductive structure 34 is formed of a contact plug electrically connected to a capacitor node contact region of the semiconductor substrate 30. In addition, an interlayer insulating film 32 is formed on the contact plug. On the other hand, the etch stop layer 36 is a film having a high selectivity with respect to the interlayer insulating layer 32, for example, using a silicon nitride film (SixNy) or a silicon oxynitride film (SiON) at a predetermined thickness (for example, about 100 to 1000 kPa). Is formed. In addition, the mold oxide film 38 is formed to have a thickness (for example, about 7000 to 18000 kPa) corresponding to the height of the storage electrode to be formed later.

도 3b에 도시된 바와 같이,포토 공정을 이용하여 상기 도전 구조물(34)에 상응하는 부분에 개구부를 갖는 포토레지스트(40) 패턴을 형성한다.As shown in FIG. 3B, a photoresist 40 pattern having openings is formed in a portion corresponding to the conductive structure 34 using a photo process.

도 3c에 도시한 바와 같이, 상기 포토레지스트(40) 패턴을 식각 마스크로 사용하여 상기 도전 구조물(34)의 일부가 노출되도록 상기 주형 산화막(38) 및 식각 방지막(36)의 일부를 제거하여 제1 트렌치(42)를 형성한다. 여기서, 상기 제1 트렌치의 형성 공정은 상기 주형 산화막(38) 및 식각 방지막(36)을 이방성 건식 식각방법을 통하여 이루어진다. 이때, 상기 절연층(32) 및 도전 구조물(34)의 상부에 형성된 식각 방지막(36)을 식각 종말점으로 하여 상기 식각 방지막(36)이 노출될 때까지 상기 주형 산화막(38)을 식각한 다음, 상기 식각 방지막(36)을 일정 시간동안 과도하게 식각하여 하부의 도전 구조물(34) 및 층간 절연막(32)의 일부를 노출하는 제1 트렌치(42)를 형성할 수 있다. 또한, 상기 제1 트렌치(42)는 도 3c와 같이 수직으로 형성되었지만, 식각 공정 수행 시 상기 제1 트렌치(42)의 입구에 비해 저부에 비해 식각율(Etch rate)이 감소하기 때문에 로딩 효과(loading effect)에 의해 상기 트렌치(42)의 측벽은 소정의 기울기를 가지면서 상기 입구보다 저부가 좁게 형성될 수도 있다.As shown in FIG. 3C, by using the photoresist 40 pattern as an etch mask, a portion of the mold oxide film 38 and an etch stop layer 36 may be removed to expose a portion of the conductive structure 34. One trench 42 is formed. The first trenches may be formed by anisotropic dry etching of the mold oxide layer 38 and the etch stop layer 36. In this case, using the etch stop layer 36 formed on the insulating layer 32 and the conductive structure 34 as an etching end point, the mold oxide layer 38 is etched until the etch stop layer 36 is exposed. The etch stop layer 36 may be excessively etched for a predetermined time to form a first trench 42 exposing a portion of the lower conductive structure 34 and the interlayer insulating layer 32. In addition, although the first trench 42 is vertically formed as shown in FIG. 3C, since the etching rate is reduced compared to the bottom of the first trench 42 when the etching process is performed, the loading effect ( Due to the loading effect, the sidewall of the trench 42 may have a predetermined slope and have a lower bottom than the inlet.

다음, 상기 포토레지스트(40) 패턴을 제거한다.Next, the photoresist 40 pattern is removed.

도 3d에 도시한 바와 같이, 상기 제1 트렌치(42)를 포함하는 반도체 기판의 전면에 폴리실리콘을 이용하여 제1 스토리지 전극(44)을 형성한다. 이때, 상기 폴리실리콘은 도전성 불순물을 포함하여 도전성을 높일 수 있다.As shown in FIG. 3D, the first storage electrode 44 is formed on the front surface of the semiconductor substrate including the first trench 42 using polysilicon. In this case, the polysilicon may include conductive impurities to increase conductivity.

도 3e에 도시한 바와 같이, 상기 제1 트렌치(42)가 매몰되도록 실리콘 산화막 또는 실리콘 질화막 또는 실리콘 산 질화막 등을 이용하여 기 제1 스토리지 전극(44) 상에 더미 절연막(46)을 형성하고, 상기 도전 구조물(34) 상부의 상기 제1 스토리지 전극(44)이 일부 노출되도록 상기 더미 절연막(46)의 일부를 제거하여 제2 트렌치(48)를 형성한다. 이때, 상기 제2 트렌치(48)의 형성공정은 상기 더미 절연막(46) 상에 포토레지스트를 도포하고, 포토 공정을 이용하여 상기 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 더미 절연막(46)의 일부를 식각함으로써 이루어진다.As shown in FIG. 3E, a dummy insulating layer 46 is formed on the first storage electrode 44 by using a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or the like so that the first trench 42 is buried. A portion of the dummy insulating layer 46 is removed to form a second trench 48 to partially expose the first storage electrode 44 on the conductive structure 34. The second trench 48 may be formed by applying a photoresist on the dummy insulating layer 46, forming the photoresist pattern using a photo process, and using the photoresist pattern as an etching mask. A part of the dummy insulating film 46 is etched.

도 3f에 도시한 바와 같이, 상기 제2 트렌치(도 3e의 48)를 포함하는 반도체 기판(30) 상에 폴리 실리콘을 증착하여 제2 스토리지 전극(50)을 형성한다. 이때, 상기 제2 스토리지 전극(50)은 상기 제2 트렌치(48)를 매몰시키도록 형성되어야 한다.As illustrated in FIG. 3F, polysilicon is deposited on the semiconductor substrate 30 including the second trench 48 (in FIG. 3E) to form the second storage electrode 50. In this case, the second storage electrode 50 should be formed to bury the second trench 48.

도 3g에 도시한 바와 같이, 상기 주형 산화물(38) 상부의 제1 및 제2 스토리지 전극(44,50)을 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치백(Etch-back) 공정으로 제거하여 스토리지 노드를 분리한다. 여기서, 상기 제1 스토리지 전극(44)은 내부가 빈 실린더 모양으로 형성되고, 상기 제1 스토리지 전극(44) 내부에 형성된 상기 제2 스토리지 전극(50)은 바(Bar) 모양을 갖는다.As shown in FIG. 3G, the first and second storage electrodes 44 and 50 on the mold oxide 38 are removed by chemical mechanical polishing or etching-back. Detach the node. Here, the first storage electrode 44 has a hollow cylinder shape, and the second storage electrode 50 formed inside the first storage electrode 44 has a bar shape.

따라서, 제1 및 제2 스토리지 전극(44, 50)은 2차원 평면적으로 도 4와 같이 원모양의 제1 스토리지 전극(44) 내부의 중심에 제2 스토리지 전극(50)이 위치한 안정적이 구조를 갖고, 캐패시터의 용량을 종래에 비해 더 높일 수 있다. 또한, 같은 높이에서 캐패시터의 용량을 높일 수 있기 때문에 상기 제1 및 제2 스토리지 전극(44, 50)의 높이를 종래의 스토리지 전극의 높이보다 더 줄일 수 있다.Accordingly, the first and second storage electrodes 44 and 50 have a stable structure in which the second storage electrode 50 is positioned at the center of the circular first storage electrode 44 in a two-dimensional plane as shown in FIG. 4. In addition, the capacity of the capacitor can be further increased as compared with the prior art. In addition, since the capacitance of the capacitor can be increased at the same height, the height of the first and second storage electrodes 44 and 50 can be further reduced than that of the conventional storage electrode.

도 3h에 도시한 바와 같이, 상기 제1 및 제2 스토리지 전극(44,50)이 형성된 반도체 기판(30) 상의 주형 산화막(38)을 제거하고, 상기 제1 및 제2 스토리지 전극(44,50) 상에 유전막(52) 및 플레이트 전극(54)을 순차적으로 형성하여 반도체 소자의 캐패시터를 완성한다.As shown in FIG. 3H, the mold oxide film 38 on the semiconductor substrate 30 on which the first and second storage electrodes 44 and 50 are formed is removed, and the first and second storage electrodes 44 and 50 are removed. ), The dielectric film 52 and the plate electrode 54 are sequentially formed to complete the capacitor of the semiconductor device.

여기서, 상기 주형 산화막(38)을 제거할 경우, 상기 제1 스토리지 전극(44)내부의 중심에 제2 스토리지 전극(50)이 형성되어 있기 때문에 상기 제1 스토리지 전극(44)의 쓰러짐 현상을 방지할 수 있다.In this case, when the mold oxide layer 38 is removed, the second storage electrode 50 is formed at the center of the first storage electrode 44, thereby preventing the first storage electrode 44 from falling over. can do.

이때, 상기 유전막(52)은 산화 탄탈륨(TaO) 또는 산화 알루미늄(Al2O3)과 같은 고유전 물질로 그리고 상기 유전막(52)상에 도전 물질을 증착시켜 플레이트 전극(54)을 형성함으로서 반도체 소자의 캐패시터를 형성할 수 있다.In this case, the dielectric layer 52 is formed of a high dielectric material such as tantalum oxide (TaO) or aluminum oxide (Al 2 O 3), and a conductive material is deposited on the dielectric layer 52 to form a plate electrode 54 to form a capacitor of a semiconductor device. Can be formed.

따라서, 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 제1 스토리지 전극(44) 내부에 바모양의 제2 스토리지 전극(50)을 더 구비하여 스토리지 전극의 캐패시터 용량을 높이고, 쓰러짐을 방지하여 공정 불량을 최소화 또는 감소시킬 수 있다.Therefore, the method of manufacturing a capacitor of the semiconductor device according to the present invention further includes a bar-shaped second storage electrode 50 inside the first storage electrode 44 to increase the capacitor capacity of the storage electrode and prevent collapse, thereby preventing the process. Can be minimized or reduced.

이상 상술한 바와 같이, 본 발명의 반도체 소자의 캐패시터 제조방법에 있어서, 복수개의 스토리지 전극을 형성하여 캐패시터의 용량을 높이고, 쓰러짐을 방지하여 공정 불량을 최소화 또는 감소시킬 수 있는 효과가 있다.As described above, in the method of manufacturing a capacitor of the semiconductor device of the present invention, a plurality of storage electrodes are formed to increase the capacity of the capacitor and prevent collapse, thereby minimizing or reducing process defects.

Claims (12)

도전 구조물을 포함하는 하부구조가 형성된 반도체 기판 상에 식각 정지막, 주형산화막을 순차적으로 적층하고, 상기 도전 구조물이 노출되도록 주형 산화막 및 식각 정지막의 일부를 식각하여 제 1 트렌치를 형성하는 단계와,Sequentially stacking an etch stop film and a template oxide film on a semiconductor substrate on which a substructure including a conductive structure is formed, and etching a portion of the mold oxide film and the etch stop film to expose the conductive structure to form a first trench; 상기 제 1 트렌치를 포함하는 상기 반도체 기판 상에 제1 스토리지 전극을 형성하는 단계와,Forming a first storage electrode on the semiconductor substrate including the first trench; 상기 제1 스토리지 전극의 중앙에 제2 스토리지 전극을 형성하는 단계와,Forming a second storage electrode at the center of the first storage electrode; 상기 주형 산화막 및 더미 절연막 상부의 상기 제1 및 제2 스토리지 전극을 제거하여 제1 및 제2 스토리지 전극의 노드를 분리하는 단계와,Separating nodes of the first and second storage electrodes by removing the first and second storage electrodes on the mold oxide layer and the dummy insulating layer; 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And forming a dielectric film and a plate electrode on the storage electrode. 제1 항에 있어서,According to claim 1, 상기 제2 스토리지 전극을 형성하는 단계는,Forming the second storage electrode, 상기 제1 트렌치를 포함하는 상기 제1 스토리지 전극 상에 더미 절연막을 형성하는 단계와,Forming a dummy insulating film on the first storage electrode including the first trench; 상기 도전 구조물 상부의 상기 더미 절연막을 상기 제1 스토리지 전극의 일부가 노출되도록 식각하여 제2 트렌치를 형성하는 단계와,Etching the dummy insulating layer over the conductive structure to expose a portion of the first storage electrode to form a second trench; 상기 제2 트렌치를 포함하는 상기 반도체 기판 상에 폴리 실리콘을 증착하여 제2 스토리지 전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And depositing polysilicon on the semiconductor substrate including the second trench to form a second storage electrode. 제2 항에 있어서,The method of claim 2, 상기 더미 절연막을 형성하는 단계는,Forming the dummy insulating film, 상기 제1 트렌치를 매몰하도록 더미 절연막을 증착하는 단계와,Depositing a dummy insulating film to bury the first trench; 상기 더미 절연막을 평탄화하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And planarizing the dummy insulating film. 제2 항에 있어서,The method of claim 2, 제2 트렌치의 형성공정은 포토레지스트 패턴을 식각마스크로 사용하여 상기 더미 절연막의 일부를 식각함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The second trench forming process uses a photoresist pattern as an etching mask to etch a portion of the dummy insulating film. 제2 항에 있어서,The method of claim 2, 상기 더미 절연막은 실리콘 산화막 또는 실리콘 질화막 또는 실리콘 산 질화막으로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And the dummy insulating film is formed of a silicon oxide film, a silicon nitride film or a silicon oxynitride film. 제1 항에 있어서,According to claim 1, 상기 식각정지막층은 실리콘 질화막으로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The etching stop layer is a capacitor manufacturing method of a semiconductor device, characterized in that formed of a silicon nitride film. 제1 항에 있어서,According to claim 1, 상기 제1 트렌치는 포토레지스트 패턴을 식각마스크로 사용하여 상기 주형 산화막 및 식각 저지막의 일부을 식각하여 형성됨을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The first trench is formed by etching a portion of the template oxide film and the etch stop layer using a photoresist pattern as an etching mask. 제1 항에 있어서,According to claim 1, 상기 제1 및 제2 스토리지 전극은 도전성 불순물을 포함하는 폴리 실리콘으로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And the first and second storage electrodes are made of polysilicon containing conductive impurities. 제1 항에 있어서,According to claim 1, 상기 제1 및 제2 스토리지 전극 노드를 분리하는 공정은 화학 기계적 연마 또는 에치백 방법을 이용함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The process of separating the first and second storage electrode nodes using a chemical mechanical polishing or etch back method. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 스토리지 전극의 노드 분리단계 이후 상기 주형 산화막을 제거하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And removing the template oxide layer after the node separation step of the first and second storage electrodes. 제 1 항에 있어서,The method of claim 1, 상기 스토리지 전극은 7000 내지 18000Å정도의 높이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The storage electrode is a capacitor manufacturing method of a semiconductor device, characterized in that formed to have a height of about 7000 ~ 18000 1. 도전 구조물을 포함하는 하부구조가 형성된 반도체 기판 상에 식각 정지막, 주형산화막을 순차적으로 적층하고, 상기 도전 구조물이 노출되도록 주형 산화막 및 식각 정지막의 일부를 식각하여 제 1 트렌치를 형성하는 단계와,Sequentially stacking an etch stop film and a template oxide film on a semiconductor substrate on which a substructure including a conductive structure is formed, and etching a portion of the mold oxide film and the etch stop film to expose the conductive structure to form a first trench; 상기 제 1 트렌치를 포함하는 상기 반도체 기판 상에 제1 스토리지 전극을 형성하는 단계와,Forming a first storage electrode on the semiconductor substrate including the first trench; 상기 제1 트렌치를 포함하는 상기 제1 스토리지 전극 상에 더미 절연막을 형성하는 단계와,Forming a dummy insulating film on the first storage electrode including the first trench; 상기 도전 구조물 상부의 상기 더미 절연막을 일부 식각하여 상기 제1 스토리지 전극이 일부 노출되는 제2 트렌치를 형성하는 단계와,Partially etching the dummy insulating layer over the conductive structure to form a second trench in which the first storage electrode is partially exposed; 상기 제 2 트렌치를 포함하는 상기 반도체 기판의 전면에 제2 스토리지 전극을 형성하는 단계와,Forming a second storage electrode on an entire surface of the semiconductor substrate including the second trench; 상기 주형 산화막 및 더미 절연막 상부의 상기 제1 및 제2 스토리지 전극을 제거하여 제1 및 제2 스토리지 전극의 노드를 분리하는 단계와,Separating nodes of the first and second storage electrodes by removing the first and second storage electrodes on the mold oxide layer and the dummy insulating layer; 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And forming a dielectric film and a plate electrode on the storage electrode.