KR20050009497A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 게이트 측벽에 절연막 스페이서를 형성한 후, 절연막 스페이서를 형성하기 위한 식각 공정 시 발생된 반도체 기판의 식각 손실을 보상해줌으로써, 식각 손실에 의해 발생된 단차를 완화하고 식각 손실에 따른 숏 채널 이펙트 특성 변화에 의해 소자의 전기적 특성이 저하되는 것을 방지할 수 있다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 게이트 측벽에 절연막 스페이서를 형성하고 소오스/드레인을 LDD(Lightly Doped Drain) 구조로 형성하는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
최근에는, 소자의 집적도가 높아짐에 따라 숏채널(Short channel)에 의한 핫 캐리어 이펙트(Hot Carrier Effect)를 방지하기 위하여, 소오스/드레인을 LDD(Lightly Doped Drain) 구조로 형성하고 있다. LDD 구조의 소오스/드레인은 저농도로 소오스/드레인을 형성하고 게이트 측벽에 절연막 스페이서를 형성한 후 고농도로 이온주입을 다시 실시하는 방식으로 형성된다.
현재, LDD MOSFET 구조를 형성하기 위하여, 절연막 스페이서를 건식 식각 공정으로 형성하고 있다. 건식 식각 공정은 EPD(End Point Detection) 방식으로 진행되는데, 산화막(Oxide Film)이 노출될 때까지 진행하거나 반도체 기판이 노출될 때까지 진행할 수 있다.
산화막(Oxide Film)이 노출될 때까지 진행하는 경우, 게이트나 반도체 기판 상에 산화막이 잔류되기 때문에 습식 식각 공정으로 잔류 산화막을 완전히 제거해야 한다. 이 경우, 습식 식각 공정으로 인하여 반도체 기판의 표면에 손상이 발생될 뿐만 아니라, 필드(Field) 두께의 감소, 공정 시간이 길어지는 단점이 있다.
반도체 기판이 노출될 때까지 진행하는 경우, 웨이퍼 로딩 이펙트(WaferLoading Effect)로 인해 반도체 기판에 식각 손실이 발생되며, 과도 식각을 실시하면 손실은 더 심해진다. 이러한, 반도체 기판의 식각 손실에 의하여 숏 채널 이펙트가 더 심화될 수 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 트랜지스터 제조 방법은 게이트 측벽에 절연막 스페이서를 형성한 후, 절연막 스페이서를 형성하기 위한 식각 공정 시 발생된 반도체 기판의 식각 손실을 보상해줌으로써, 식각 손실에 의해 발생된 단차를 완화하고 식각 손실에 따른 숏 채널 이펙트 특성 변화에 의해 소자의 전기적 특성이 저하되는 것을 방지할 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 2는 식각 공정에 의해 반도체 기판의 표면에 식각 손실이 발생된 상태를 보여주기 위한 단면 템 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 101a : 식각 손실
102 : 게이트 산화막 103 : 게이트
104 : 저농도 불순물 영역 105 : 제1 절연막
106 : 제2 절연막 107 : 절연막 스페이서
108 : 실리콘 성장층 109 : 고농도 불순물 영역
110 : 소오스/드레인
본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 소자를 형성하기 위하여 게이트를 포함한 여러 요소가 형성된 반도체 기판이 제공되는 단계와, 게이트 측벽에 절연막 스페이서를 형성하는 단계와, 절연막 스페이서 형성 시 식각 손실이 발생된 반도체 기판에 실리콘 성장층을 형성하는 단계, 및 소오스/드레인을 형성하는 단계를 포함한다.
절연막 스페이서는 산화막과 질화막의 적층 구조로 형성할 수 있다. 이때, 산화막은 HLD 또는 LTO로 형성할 수 있다.
실리콘 성장층은 식각 손실만큼의 두께로 형성하는 것이 바람직하며, 선택적에피 성장 공정으로 형성할 수 있다. 이러한, 선택적 에피 성장 공정은 650℃ 내지 900℃의 온도와 10Torr 내지 100Torr의 압력에서 실시되며, DCS, SiH4및 Si2H6중 어느 하나와, HCl 또는 Cl2를 사용할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 산화막 및 게이트용 전도성 물질을 순차적으로 형성한 후, 게이트 마스크를 이용한 식각 공정으로 게이트용 전도성물질 및 산화막을 패터닝하여 게이트 산화막(102) 및 게이트(103)를 형성한다. 이때, 게이트 산화막(102)은 15Å 내지 60Å의 두께로 형성하는 것이 바람직하다. 한편, 게이트(103)는 폴리실리콘층으로 형성할 수 있으며, 1000Å 내지 2500Å의 두께로 형성하는 것이 바람직하다.
도 1b를 참조하면, 저농도로 불순물을 주입하여 게이트(103) 가장자리의 반도체 기판(101)에 저농도 불순물 영역(104)을 형성한다.
도 1c를 참조하면, 게이트(103)의 측벽에 절연막 스페이서를 형서하기 위하여 게이트(103)를 포함한 전체 상부에 제1 절연막(105)을 형성한 후, 제2 절연막(106)을 순차적으로 형성한다. 이때, 제2 절연막(106)은 질화막으로 형성할 수 있다. 또한, 절연막 스페이서를 형성하기 위하여 식각 공정을 실시한 후 게이트(103) 측벽에 잔류되는 두께를 고려하여 제2 절연막(106)의 두께를 조절하는 것이 바람직하며, 600Å 내지 1000Å의 두께로 형성할 수 있다.
한편, 절연막 스페이서를 형성하기 위하여 질화막으로 이루어진 제2 절연막(106)만을 형성하면, 질화막과 접촉하는 게이트(103) 또는 반도체 기판(101)의 계면 특성이 저하되기 때문에, 제1 절연막(105)을 이를 완화하기 위하여 게이트(103) 및 반도체 기판(101)과 제2 절연막(106) 사이에 형성된다. 이러한 제1 절연막(105)은 HLD(High temperature Low Pressure Dielectric)로 형성하거나 LTO(Low Thermal Oxide)로 형성할 수 있으며, 절연막 스페이서의 목표 두께를 고려하여 50Å 내지 200Å의 두께로 형성할 수 있다. 이때, LTO를 사용하면 공정 진행 상 열부담을 줄일 수 있다는 장점이 있다.
도 1d를 참조하면, 식각 공정으로 제1 및 제2 절연막(105 및 106)을 게이트(103)의 측벽에만 잔류시켜 절연막 스페이서(107)를 형성한다. 이때, 식각 공정은 게이트(103)나 반도체 기판(101) 상에 절연막이 잔류되는 것을 방지하기 위하여, 반도체 기판(101)이 노출될 때까지 진행하는 EPD(End Point Detection) 방식으로 진행하는 것이 바람직하며, 로딩 이펙트(Loading Effect)에 의해 과도 식각(Over Etch)을 진행한다. 이러한 식각 공정은 CF4가스를 주요 식각 가스로 사용하는 것이 바람직하며, 50sccm 내지 100sccm의 CF4가스를 사용할 수 있다.
한편, 반도체 기판(101)이 노출될 때까지 진행하는 EPD(End Point Detection) 방식으로 식각 공정을 실시하면, 식각 공정에 의해 반도체 기판(101)에는 식각 손실(101a)이 발생되며, 보통 20Å 내지 300Å의 식각 손실이 발생되어 단차가 발생된다. 도 2는 식각 공정에 의해 반도체 기판의 표면에 식각 손실이 발생된 상태를 보여주기 위한 단면 템 사진으로써, 단면 템 사진에서도 반도체 기판의 식각 손실(101a)을 확인할 수 있다.
도 1e를 참조하면, 반도체 기판(101)에 발생된 식각 손실(도 1d의 101a)을 보상해주기 위하여, 식각 손실이 발생된 부분에 실리콘 성장층(108)을 형성한다. 실리콘 성장층(108)은 SEG(Selective Epitaxial Growth) 공정으로 형성할 수 있으며, 이로써 단차를 제거하면서 숏 채널 이펙트 특성 변화에 의해 소자의 전기적 특성이 저하되는 것을 방지할 수 있다.
좀 더 구체적으로 예를 들어 설명하면, SEG 공정은 650℃ 내지 900℃의 온도와 10Torr 내지 100Torr의 압력에서 DCS(SiCl2H2), SiH4및 Si2H6중 어느 하나와, HCl 또는 Cl2를 사용하여 실리콘 성장층(108)을 형성할 수 있다. 이때, 실리콘 성장층(108)은 식각 손실이 발생된 만큼의 두께로 형성하며, 20Å 내지 300Å의 두께로 형성할 수 있다.
도 1f를 참조하면, 고농도로 불순물을 주입하여 절연막 스페이서(107) 가장자리의 반도체 기판(101)에 고농도 불순물 영역(109)을 형성한다. 이로써, 저농도 불순물 영역(104)과 고농도 불순물 영역으로 이루어진 소오스/드레인(110)이 형성된다.
상술한 바와 같이, 본 발명은 게이트 측벽에 절연막 스페이서를 형성한 후, 절연막 스페이서를 형성하기 위한 식각 공정 시 발생된 반도체 기판의 식각 손실을 보상해줌으로써, 식각 손실에 의해 발생된 단차를 완화하고 식각 손실에 따른 숏 채널 이펙트 특성 변화에 의해 소자의 전기적 특성이 저하되는 것을 방지할 수 있다.
Claims (6)
- 반도체 소자를 형성하기 위하여 게이트를 포함한 여러 요소가 형성된 반도체 기판이 제공되는 단계;상기 게이트 측벽에 절연막 스페이서를 형성하는 단계;상기 절연막 스페이서 형성 시 식각 손실이 발생된 상기 반도체 기판에 실리콘 성장층을 형성하는 단계; 및소오스/드레인을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 절연막 스페이서가 산화막과 질화막의 적층 구조로 형성되는 반도체 소자의 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 산화막이 HLD 또는 LTO로 형성되는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 실리콘 성장층이 상기 식각 손실만큼의 두께로 형성되는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 실리콘 성장층이 선택적 에피 성장 공정으로 형성되는 반도체 소자의 트랜지스터 제조 방법.
- 제 5 항에 있어서,상기 선택적 에피 성장 공정은 650℃ 내지 900℃의 온도와 10Torr 내지 100Torr의 압력에서 실시되며, DCS, SiH4및 Si2H6중 어느 하나와, HCl 또는 Cl2가 사용되는 반도체 소자의 트랜지스터 제조 방법.
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|---|---|---|---|---|
| CN102637601A (zh) * | 2011-02-14 | 2012-08-15 | 中芯国际集成电路制造(上海)有限公司 | 一种具有掩埋沟道的mos晶体管形成方法 |
| CN103000522A (zh) * | 2011-09-13 | 2013-03-27 | 中芯国际集成电路制造(上海)有限公司 | Nmos晶体管的制造方法 |
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- 2003-07-16 KR KR1020030048830A patent/KR20050009497A/ko not_active Application Discontinuation
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