KR20050007700A - 반도체 소자 및 반도체 소자의 금속 배선층 형성 방법 - Google Patents

반도체 소자 및 반도체 소자의 금속 배선층 형성 방법 Download PDF

Info

Publication number
KR20050007700A
KR20050007700A KR1020030047270A KR20030047270A KR20050007700A KR 20050007700 A KR20050007700 A KR 20050007700A KR 1020030047270 A KR1020030047270 A KR 1020030047270A KR 20030047270 A KR20030047270 A KR 20030047270A KR 20050007700 A KR20050007700 A KR 20050007700A
Authority
KR
South Korea
Prior art keywords
film
metal
via hole
wiring layer
barrier metal
Prior art date
Application number
KR1020030047270A
Other languages
English (en)
Other versions
KR100562311B1 (ko
Inventor
김경록
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030047270A priority Critical patent/KR100562311B1/ko
Publication of KR20050007700A publication Critical patent/KR20050007700A/ko
Application granted granted Critical
Publication of KR100562311B1 publication Critical patent/KR100562311B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 소자의 금속 배선층 형성 방법에 관한 것으로, 그 목적은 컨택홀 또는 비아홀 내부를 보이드 없이 금속물질로 매립하고, 장벽금속막을 치밀화시켜 장벽특성을 향상시키며, 비아 저항을 낮추는 것이다. 이를 위해 본 발명에서는 비아홀 또는 컨택홀의 내벽에 제1장벽금속막으로서 Ti막을 형성한 후 질소 분위기에서 플라즈마를 발생시켜 Ti막의 표면을 질화시키는 것을 특징으로 한다. 즉, 본 발명에 따른 반도체 소자의 금속 배선층 형성 방법은, 개별소자 및 하부 금속배선층이 형성된 반도체 기판의 구조물 상에 층간절연막을 형성하는 단계; 층간절연막을 선택적으로 식각하여 하부 금속배선층의 소정 영역을 노출시키는 비아홀을 형성하는 단계; 비아홀의 내벽에 장벽금속막을 형성하는 단계; 장벽금속막을 플라즈마 처리하는 단계; 및 장벽금속막 상에 금속물질을 형성하여 비아홀을 매립하는 금속플러그를 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자 및 반도체 소자의 금속 배선층 형성 방법 {Semiconductor device and formation method of metal line in the semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 컨택홀 또는 비아홀의 내부에 금속물질을 매립하기 전에 홀의 내벽에 장벽금속막을 형성하는 방법에 관한 것이다.
반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 다층 배선 기술은 회로 소자가 형성된 반도체 기판 상부에 금속 배선층과 절연막층을 교대로 형성한 후, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.
이러한 다층 배선 기술을 실현하기 위한 종래 방법에서는, 층간절연막을 선택적으로 식각하여 비아홀을 형성하고, 텅스텐이나 알루미늄의 확산으로부터 산화막을 보호하기 위하여 비아홀의 내벽에 얇은 Ti 및 TiN 장벽금속막을 증착한 다음, 장벽금속막 상에 텅스텐을 형성하여 비아홀을 충진시킨다.
다음, 웨이퍼 표면으로부터 텅스텐을 제거할 목적의 화학기계적 연마공정을 수행한 다음, 알루미늄 증착을 통해 블랭킷층을 형성한 후 패터닝하고 열처리하여 금속 배선층을 형성하며, 이와 같은 금속 배선층 형성공정을 반복하여 다층 배선을 형성한다.
이와 같이 Ti/TiN을 장벽금속막으로 사용하는 종래 기술로는 한국특허 출원 제2001-38884호가 있다.
그러면, 종래 장벽금속막 형성 공정에 대해 도 1a 내지 도 1c를 참조하여 간략하게 설명한다.
먼저, 도 1a에 도시된 바와 같이, 개별소자가 형성된 반도체 기판의 구조물(1) 상에 하부 절연막(2)을 형성하고, 그 위에 하부 금속배선(3)을 형성한 후, 하부 금속배선(3)을 포함하여 하부 절연막(2)의 상부 전면에 층간절연막(4)을 형성한다.
다음, 도 1b에 도시된 바와 같이 층간절연막(4)을 선택적으로 식각하여 비아홀(100)을 형성하여 하부 금속배선(3)의 소정영역을 노출시킨다.
이어서, 비아홀(100) 내부에 충진될 금속물질과 홀 내벽 간의 접착성 향상, 접촉저항 감소, 및 하부 금속배선(3)의 손상 방지를 목적으로, 비아홀(100)의 내부및 층간절연막(4)의 상부 전면에 제1장벽금속막으로서 Ti막(5)를 형성한다.
다음으로, 비아홀(100) 내부에 금속물질을 충진시키는 플러그 형성 공정에서 사용되는 독성가스에 의한 금속 손상을 방지하기 위해, Ti막(5) 상에 제2장벽금속막으로서 TiN막(6)을 형성한다.
다음, 도 1c에 도시된 바와 같이, TiN막(6) 상에 비아홀(100)의 내부를 충분히 충진시키는 두께로 텅스텐(7)을 형성한다.
이후에는, 층간절연막(5)이 노출될 때까지 텅스텐(7)을 화학기계적 연마하여 제거하고 비아홀의 내부에만 텅스텐을 남겨 플러그를 형성한 다음, 알루미늄을 증착하고 패터닝하여 상부 금속배선을 형성한다.
그러나, 상술한 바와 같은 종래 방법에서 장벽금속막인 Ti막(5) 및 TiN막(6)은 도 1b에 도시된 바와 같이, 비아홀 입구 부분에서의 증착속도가 비아홀 내벽에서의 증착속도보다 더 빨라서 홀의 입구를 좁게 만든다.
따라서, 도 1c에 도시된 바와 같이 텅스텐으로 비아홀의 내부를 완전히 채우지 못한 상태에서 비아홀의 입구가 막혀 보이드(8)를 유발시킨다. 이러한 보이드(8)로 인해 저항이 높아지는 문제점이 있다.
또한, Ti막(5)은 주상구조로 성장되어 막질이 치밀하지 못하므로 장벽특성이 낮다는 문제점이 있다.
그리고, TiN막(6)을 화학기상증착(CVD :chemical vapor deposition) 방법으로 형성할 경우, CVD TiN막(6)은 불순물이 많고 외부에 노출시 쉽게 수분을 흡수하므로 비아 저항이 높아지는 문제점이 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 컨택홀 또는 비아홀 내부를 보이드 없이 금속물질로 매립하는 것이다.
본 발명의 다른 목적은 장벽금속막을 치밀화시켜 장벽특성을 향상시키는 것이다.
본 발명의 또 다른 목적은 장벽금속막의 막질을 향상시키는 것이다.
본 발명의 또 다른 목적은 비아 저항을 낮추는 것이다.
도 1a 내지 1c는 종래 반도체 소자의 금속 배선층 형성 방법을 도시한 단면도이고,
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 금속 배선층 형성 방법을 도시한 단면도이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 비아홀 또는 컨택홀의 내벽에 제1장벽금속막으로서 Ti막을 형성한 후 질소 분위기에서 플라즈마를 발생시켜 Ti막의 표면을 질화시키는 것을 특징으로 한다.
즉, 본 발명에 따른 반도체 소자의 금속 배선층 형성 방법은, 개별소자 및 하부 금속배선층이 형성된 반도체 기판의 구조물 상에 층간절연막을 형성하는 단계; 층간절연막을 선택적으로 식각하여 하부 금속배선층의 소정 영역을 노출시키는 비아홀을 형성하는 단계; 비아홀의 내벽에 장벽금속막을 형성하는 단계; 장벽금속막을 플라즈마 처리하는 단계; 및 장벽금속막 상에 금속물질을 형성하여 비아홀을 매립하는 금속플러그를 형성하는 단계를 포함하여 이루어진다.
이 때, 장벽금속막으로는 Ti막 또는 Ta막을 스퍼터링 방법으로 형성하는 것이 바람직하다.
또한, 장벽금속막의 플라즈마 처리 단계에서는 질소 플라즈마를 이용하거나,수소 플라즈마, 아르곤 플라즈마 및 헬륨 플라즈마 중의 어느 한 플라즈마를 질소 플라즈마와 함께 이용하는 것이 바람직하며, 이와 같이 플라즈마 처리하면 장벽금속막의 표면에 질화막이 형성될 수 있다.
장벽금속막의 플라즈마 처리 단계에서는 압력을 1-10 Torr 로 하고, 온도를 상온 이상 500℃ 이하로 하는 것이 바람직하다.
이하, 본 발명에 따른 반도체 소자의 금속 배선층 형성 방법에 대해 상세히 설명한다.
먼저, 도 2a에 도시된 바와 같이, 개별소자가 형성된 반도체 기판의 구조물(11) 상에 하부 절연막(12)을 형성하고, 그 위에 하부 금속배선(13)을 형성한 후, 하부 금속배선(13)을 포함하여 하부 절연막(12)의 상부 전면에 층간절연막(14)을 형성한다.
다음, 도 2b에 도시된 바와 같이 층간절연막(14)을 선택적으로 식각하여 비아홀(100)을 형성하여 하부 금속배선(13)의 소정영역을 노출시킨다.
이어서, 비아홀(100) 내부에 충진될 금속물질과 홀 내벽 간의 접착성 향상, 접촉저항 감소, 및 하부 금속배선(13)의 손상 방지를 목적으로, 비아홀(100)의 내부 및 층간절연막(14)의 상부 전면에 장벽금속막으로서 Ti막(15)를 형성한다.
장벽금속막으로서 Ti막 대신에 Ta막을 형성할 수도 있다.
다음, 질소 가스를 주입하고 플라즈마를 발생시켜 Ti막(15)을 플라즈마 처리한다.
질소 플라즈마는 Ti막(15) 표면으로 침투해들어가면서 Ti막(15)의 막질을 치밀화시키고 Ti막(15) 표면을 질화시켜 도 2c에 도시된 바와 같이, Ti막(15) 표면에 질화막인 TiN막(16)을 만든다. 이렇게 형성된 TiN막(16)이 종래 기술에서 2차장벽금속막으로 작용하였던 CVD TiN막 역할을 수행한다.
따라서, 종래 별도로 수행하였던 CVD TiN 형성공정을 생략할 수 있다.
또한, 비아홀 입구 부분에서의 Ti 증착속도가 비아홀 내벽에서의 Ti 증착속도보다 더 빨라서 홀의 입구 부분에 Ti막이 더 두껍게 증착된면서 홀 입구를 홀 내부에 비해 좁게 만들었던 것을, 플라즈마에 의해 제거하여 홀 입구 부분을 넓게 한다.
질소 가스와 함께, 아르곤, 헬름 등의 불활성 가스 또는 수소 가스를 주입하여, 아르곤 플라즈마 및 헬륨 플라즈마 등의 불활성 가스 플라즈마 또는 수소 플라즈마를 질소 플라즈마와 함께 이용할 수 있다.
또한 플라즈마 처리 시, 홀 내벽과 바닥의 효과적인 플라즈마 처리를 위해 공정 압력을 1-10 Torr까지 높일 수 있으며, Ti막 표면의 질화를 가속화하기 위해 공정온도를 상온 이상 500℃ 까지 높일 수 있다.
다음, 도 2d에 도시된 바와 같이 TiN 상(16)에 비아홀을 충분히 매립하는 두께로 텅스텐 또는 구리와 같은 금속물질(17)을 증착한다.
이 때 플라즈마 처리로 인해 비아홀의 입구 부분이 종래에 비해 넓어진 상태이므로 비아홀의 내부를 보이드 없이 금속물질로 매립할 수 있다.
이후에는, 층간절연막(14)이 노출될 때까지 텅스텐(17)을 화학기계적 연마하여 제거하고 비아홀의 내부에만 텅스텐을 남겨 플러그를 형성한 다음, 알루미늄을증착하고 패터닝하여 상부 금속배선을 형성한다.
상술한 바와 같이, 본 발명에서는 1차장벽금속막으로서 형성한 Ti막을 질소 플라즈마로 처리하여 Ti막 표면을 질화함으로써 Ti막 표면에 TiN막을 형성하기 때문에, 종래 별도로 CVD TiN막 형성공정을 생략할 수 있어서 공정시간이 단축되고 비용이 절감되는 효과가 있다.
또한, 종래 2차장벽금속막으로서 사용한 CVD TiN막의 단점인 불순물 함유 등의 문제가 해소되며, 본 발명에서 플라즈마 처리로 인해 형성된 TiN막은 CVD TiN 막에 비해 막질이 우수하므로 비아 저항이 낮아지는 효과가 있다.
그리고, Ti막을 플라즈마 처리하여 치밀화시키기 때문에 장벽특성이 향상되는 효과가 있다.
또한, 비아홀 입구 부분에 두껍게 증착되어 홀의 입구를 좁게 만들었던 Ti를 플라즈마 처리로 제거하여 홀의 입구를 넓히기 때문에, 비아홀의 내부를 보이드 없이 금속물질로 매립할 수 있는 효과가 있다.

Claims (16)

  1. 개별소자 및 하부 금속배선층이 형성된 반도체 기판의 구조물 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 하부 금속배선층의 소정 영역을 노출시키는 비아홀을 형성하는 단계;
    상기 비아홀의 내벽에 장벽금속막을 형성하는 단계;
    상기 장벽금속막을 플라즈마 처리하는 단계; 및
    상기 장벽금속막 상에 금속물질을 형성하여 상기 비아홀을 매립하는 금속플러그를 형성하는 단계
    를 포함하는 반도체 소자의 금속 배선층 형성 방법.
  2. 제 1 항에 있어서,
    상기 장벽금속막으로는 Ti막 또는 Ta막을 형성하는 반도체 소자의 금속 배선층 형성 방법.
  3. 제 1 항에 있어서,
    상기 장벽금속막은 스퍼터링 방법으로 형성하는 반도체 소자의 금속 배선층 형성 방법.
  4. 제 1 항에 있어서,
    상기 장벽금속막의 플라즈마 처리 단계에서는 질소 플라즈마를 이용하는 반도체 소자의 금속 배선층 형성 방법.
  5. 제 4 항에 있어서,
    상기 질소 플라즈마를 이용할 때에는 수소 플라즈마, 아르곤 플라즈마 및 헬륨 플라즈마 중의 어느 한 플라즈마를 함께 이용하는 반도체 소자의 금속 배선층 형성 방법.
  6. 제 4 항에 있어서, 상기 질소 플라즈마를 이용하여 플라즈마 처리하면 상기 장벽금속막의 표면에 질화막이 형성되는 반도체 소자의 금속 배선층 형성 방법.
  7. 제 1 항에 있어서,
    상기 장벽금속막의 플라즈마 처리 단계에서는 압력을 1-10 Torr 로 하는 반도체 소자의 금속 배선층 형성 방법.
  8. 제 1 항에 있어서,
    상기 장벽금속막의 플라즈마 처리 단계에서는 온도를 상온 이상 500℃ 이하로 하는 반도체 소자의 금속 배선층 형성 방법.
  9. 제 1 항에 있어서,
    상기 장벽금속막은 상기 비아홀의 내벽을 포함하여 상기 층간절연막의 상부 전면에 형성하고, 상기 장벽금속막 상에 금속물질을 형성한 후 상기 층간절연막이 노출될 때까지 상기 금속물질을 화학기계적 연마하여 상면을 평탄화하는 반도체 소자의 금속 배선층 형성 방법.
  10. 제 1 항에 있어서,
    상기 비아홀을 매립하는 단계에서는 상기 금속물질로서 텅스텐 또는 구리를 형성하는 반도체 소자의 금속 배선층 형성 방법.
  11. 제 1 항 내지 제 10 항 중의 어느 한 항에 있어서,
    상기 비아홀 매립 단계 이후에는, 상기 금속플러그를 포함하여 층간절연막의 상부 전면에 금속배선을 형성하고 상기 금속배선을 패터닝하여 상기 금속플러그와 연결되는 소정폭의 상부 금속배선층을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선층 형성 방법.
  12. 개별소자 및 하부 금속배선층이 형성된 반도체 기판의 구조물 상에 형성되고, 상기 하부 금속배선층의 소정 영역을 노출시키는 비아홀이 구비된 층간절연막;
    상기 비아홀의 내벽 상에 형성되고, 증착 후 플라즈마 처리되어 균일한 두께로 형성된 장벽금속막; 및
    상기 장벽금속막 상에 형성되고 상기 비아홀을 매립하는 금속플러그
    를 포함하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 장벽금속막은 Ti막 또는 Ta막인 반도체 소자.
  14. 제 12 항에 있어서,
    상기 장벽금속막은 질소 플라즈마를 이용하여 플라즈마 처리된 반도체 소자.
  15. 제 14 항에 있어서,
    상기 장벽금속막의 표면에는 상기 플라즈마 처리에 의해 질화막이 형성된 반도체 소자.
  16. 제 12 항에 있어서,
    상기 금속플러그는 텅스텐 또는 구리로 이루어진 반도체 소자.
KR1020030047270A 2003-07-11 2003-07-11 반도체 소자 및 반도체 소자의 금속 배선층 형성 방법 KR100562311B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030047270A KR100562311B1 (ko) 2003-07-11 2003-07-11 반도체 소자 및 반도체 소자의 금속 배선층 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030047270A KR100562311B1 (ko) 2003-07-11 2003-07-11 반도체 소자 및 반도체 소자의 금속 배선층 형성 방법

Publications (2)

Publication Number Publication Date
KR20050007700A true KR20050007700A (ko) 2005-01-21
KR100562311B1 KR100562311B1 (ko) 2006-03-22

Family

ID=37221038

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030047270A KR100562311B1 (ko) 2003-07-11 2003-07-11 반도체 소자 및 반도체 소자의 금속 배선층 형성 방법

Country Status (1)

Country Link
KR (1) KR100562311B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100779337B1 (ko) * 2006-08-24 2007-11-23 동부일렉트로닉스 주식회사 반도체 장치 형성 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825649B1 (ko) * 2006-12-20 2008-04-25 동부일렉트로닉스 주식회사 반도체 소자의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100779337B1 (ko) * 2006-08-24 2007-11-23 동부일렉트로닉스 주식회사 반도체 장치 형성 방법

Also Published As

Publication number Publication date
KR100562311B1 (ko) 2006-03-22

Similar Documents

Publication Publication Date Title
TWI236099B (en) A method for depositing a metal layer on a semiconductor interconnect structure
US6352921B1 (en) Use of boron carbide as an etch-stop and barrier layer for copper dual damascene metallization
KR100558009B1 (ko) 확산방지막을 선택적으로 형성하여 반도체소자를 제조하는방법 및 그것에 의해 제조된 반도체소자
US7145241B2 (en) Semiconductor device having a multilayer interconnection structure and fabrication process thereof
KR100483290B1 (ko) 반도체 소자의 제조 방법
KR20040087406A (ko) 반도체소자 제조방법
US20040152336A1 (en) Semiconductor device and its manufacturing method
KR100914982B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR20040104146A (ko) 반도체 장치의 도전성 구조체 형성 방법
KR100562311B1 (ko) 반도체 소자 및 반도체 소자의 금속 배선층 형성 방법
KR100465093B1 (ko) 반도체 소자의 제조 방법
KR100376873B1 (ko) 반도체 장치의 배선 및 배선 연결부와 그 제조방법
KR100720532B1 (ko) 반도체 소자의 제조방법
KR100515370B1 (ko) 반도체 소자의 플러그 제조 방법
KR100552836B1 (ko) 반도체 소자 및 반도체 소자의 금속 배선층 형성 방법
KR100480480B1 (ko) 반도체 소자의 제조 방법
JP2004522315A (ja) 半導体構造
KR100451493B1 (ko) 반도체소자의금속배선형성방법
KR100587600B1 (ko) 듀얼 다마신 공정을 이용한 금속배선 형성방법
KR100316061B1 (ko) 다층배선을가지는반도체장치의형성방법
KR100247643B1 (ko) 금속 배선 형성용 반응 챔버 및 이를 이용한 반도체 소자의 금속배선 형성방법
KR100284139B1 (ko) 반도체 소자의 텅스텐 플러그 형성 방법
KR100376259B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR20000012966A (ko) 반도체 장치의 콘택 제조방법
KR20020048720A (ko) 구리를 사용한 대머신 금속배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110221

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee