KR20050002350A - A method for forming a semiconductor - Google Patents

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KR20050002350A KR1020030043727A KR20030043727A KR20050002350A KR 20050002350 A KR20050002350 A KR 20050002350A KR 1020030043727 A KR1020030043727 A KR 1020030043727A KR 20030043727 A KR20030043727 A KR 20030043727A KR 20050002350 A KR20050002350 A KR 20050002350A
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Abstract

PURPOSE: A method of forming a semiconductor device is provided to improve the degree of integration by forming fine contact holes on a semiconductor substrate using a first and second phase shift mask. CONSTITUTION: A first exposure is performed on a photoresist layer of a semiconductor substrate by using a first phase shift mask, wherein the first phase shift mask is used for forming contact holes of a dense pattern region. A second exposure is performed on the photoresist layer by using a second phase shift mask, wherein the second phase shift mask is used for forming contact holes of an independent pattern region. A plurality of fine contact holes are formed on the substrate by developing the exposed photoresist layer.

Description

반도체소자의 형성방법{A method for forming a semiconductor}A method for forming a semiconductor

본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 극 미세 콘택홀 패턴을 형성하기 위한 위상반전마스크를 형성하는 기술하는 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, and more particularly, to a technique for forming a phase inversion mask for forming an extremely fine contact hole pattern.

포토리소그래피 공정시 콘택홀의 패터닝 공정은 라인/스페이스의 패터닝 공정에 비하여 마스크를 통과한 광콘트라스트 특성이 저하되고, 공정 마진이 감소하며 해상능력이 저하되는 현상이 나타난다.In the photolithography process, the contact hole patterning process exhibits a phenomenon in which the light contrast characteristics through the mask are reduced, the process margin is reduced, and the resolution ability is lowered, compared to the line / space patterning process.

이를 극복하기 위하여 얼터네이티드 위상반전마스크 ( attenuated PSM )를 기본으로 하여 1차 패터닝 공정을 실시함으로써 감광막패턴을 형성하고, 후속 베이킹 공정을 실시하여 감광막패턴을 플로우시킴으로써 콘택홀의 감소시키는 방법을 사용하였다.In order to overcome this problem, a method of reducing contact holes by forming a photoresist pattern by performing a first patterning process based on an altered phase inversion mask (attenuated PSM) and then performing a subsequent baking process to flow the photoresist pattern is used. .

그러나,But,

상기 얼터네이티드 위상반전마스크의 광투과율은 보통 6 ∼ 8 % 정도이고, 노광시 일루미네이션 조건은 0.3 ∼ 0.5 σ를 사용하며, 1 장의 마스크를 사용하여 싱글 노광 ( single exposure )을 실시한다.The light transmittance of the alternating phase inversion mask is usually about 6 to 8%, and the illumination conditions during exposure are 0.3 to 0.5 sigma, and a single exposure is performed using one mask.

이 경우 콘택홀의 패턴 밀도에 의하여 얼터네이티드 위상반전마스크의 최적의 광투과율 및 노광시 일루미네이션 조건이 각각 별도 존재하게 되지만, 싱글 마스크 노광 조건을 고려하여 광투과율 및 일루미네이션 조건을 적절한 타협점에서 선정하기 때문에 모든 콘택홀 패턴에 대하여 공정 마진을 극대화시키는데 한계를 갖게 된다.In this case, the optimum light transmittance and illumination conditions at the time of exposure are separately present depending on the pattern density of the contact hole, but the light transmittance and illumination conditions are selected at an appropriate compromise point in consideration of the single mask exposure conditions. There is a limit to maximizing process margins for all contact hole patterns.

도 1 은 종래기술에 따라 설계된 콘택용 위상반전마스크의 레이아웃도를 개략적으로 도시한 것이다.1 schematically illustrates a layout of a phase reversal mask for a contact designed according to the prior art.

상기 도 1 에 도시된 D/C ( Dense / Contact ) 는 밀집 콘택용 마스크 영역을 도시하고, I/C ( Isolated / contact ) 는 독립 콘택용 마스크 영역을 도시하며, S/C ( Semi-isolated / contact ) 는 준-독립 콘택용 마스크 영역을 도시한다.D / C (Dense / Contact) shown in FIG. 1 shows a mask area for dense contact, I / C (Isolated / contact) shows a mask area for independent contact, and S / C (Semi-isolated / contact) shows a mask area for quasi-independent contact.

상기한 바와 같이 종래기술에 따른 콘택홀용 반도체소자의 형성방법은, 다수의 콘택이 밀집되는 영역에 형성되는 밀집 콘택과 독립된 격리 콘택을 하나의 마스크에 형성하는 경우 공정 마진을 극대화시키는데 한계를 갖게 되므로 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.As described above, the method for forming a contact hole semiconductor device according to the related art has a limit in maximizing a process margin when forming an isolation contact independent of a dense contact formed in a region where a plurality of contacts are dense in one mask. There is a problem that makes it difficult to integrate the semiconductor device.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 동일한 칩 내에 존재하는 콘택홀 패턴 구조 중에서 패턴이 밀집된 콘택지역과 그렇지 않은 독립된 콘택지역을 각각 노광시킬 수 있는 제1,2위상반전마스크를 형성하고 이를 이용한 이중 노광 공정을 이용하여 반도체소자의 고집적화에 충분한 공정마진을 확보할 수 있는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.The present invention provides a first and second phase inversion mask that can expose a contact region where a pattern is dense and an independent contact region that are not dense, among contact hole pattern structures existing in the same chip. It is an object of the present invention to provide a method of forming a semiconductor device capable of forming and securing a process margin sufficient for high integration of the semiconductor device using a double exposure process using the same.

도 1 은 종래기술에 따른 위상반전마스크를 도시한 레이아웃도.1 is a layout showing a phase inversion mask according to the prior art.

도 2a 및 도 2b 는 본 발명의 실시예에 따른 위상반전마스크를 도시한 레이아웃도.2A and 2B are layout diagrams showing a phase inversion mask according to an embodiment of the present invention.

도 3a 내지 도 3c 는 일반적인 위상반전마스크의 형성방법을 도시한 단면도.3A to 3C are cross-sectional views illustrating a method of forming a general phase inversion mask.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

11 : 석영기판 13 : 위상반전막11 quartz substrate 13 phase inversion film

15 : 크롬막 17 : 제1감광막15: chromium film 17: first photosensitive film

19 : 제2감광막19: second photosensitive film

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,In order to achieve the above object, a method of forming a semiconductor device according to the present invention,

패턴이 밀집된 영역의 콘택용 제1위상반전마스크를 이용하여 반도체기판 상의 감광막을 제1노광하는 단계와,Firstly exposing the photoresist film on the semiconductor substrate using a first phase inversion mask for contact in a region where the pattern is dense;

패턴이 독립된 영역의 콘택용 제2위상반전마스크를 이용하여 상기 감광막을 제2노광하는 단계와,Exposing the photoresist to a second layer by using a second phase inversion mask for contact in an area having an independent pattern;

후속 공정으로 현상하여 반도체기판 상에 미세 콘택홀을 형성하는 단계를 포함하는 것과,Developing in a subsequent process to form fine contact holes on the semiconductor substrate;

상기 제1위상반전마스크는 감광막이 도포된 블랭크 마스크 상태에서 4∼6 % 의 저투과율을 갖는 것과,The first phase inversion mask has a low transmittance of 4 to 6% in the state of a blank mask coated with a photosensitive film,

상기 제2상반전마스크는 감광막이 도포된 블랭크 마스크 상태에서 15∼20 % 의 고투과율을 갖는 것과,The second phase inversion mask has a high transmittance of 15 to 20% in the state of a blank mask coated with a photosensitive film,

상기 제2상반전마스크는 0.3∼0.4σ정도의 시그마값을 갖는 것을 제1특징으로 한다.The second phase inversion mask has a sigma value of about 0.3 to 0.4 sigma as a first feature.

또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,In addition, the method of forming a semiconductor device according to the present invention to achieve the above object,

패턴이 독립된 영역의 콘택용 제1위상반전마스크를 이용하여 반도체기판 상의 감광막을 제1노광하는 단계와,Firstly exposing the photoresist film on the semiconductor substrate using a first phase inversion mask for contact in an area having a separate pattern;

패턴이 밀집된 영역의 콘택용 제2위상반전마스크를 이용하여 상기 감광막을 제2노광하는 단계와,Exposing the photoresist to a second layer using a second phase inversion mask for contact in a region where the pattern is dense;

후속 공정으로 현상하여 반도체기판 상에 미세 콘택홀을 형성하는 것을 제2특징으로 한다.The second feature is to form a fine contact hole on a semiconductor substrate by developing in a subsequent process.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a 및 도 2b 는 본 발명에 따라 형성되는 위상반전마스크의 레이아웃도이다.2A and 2B are layout diagrams of a phase inversion mask formed in accordance with the present invention.

도 2a 및 도 2b를 참조하면, 일반적으로 디램 제조 공정의 비트라인 콘택은 패턴이 밀집된 메모리 코어 ( memory core ) 지역에 밀집된 콘택 ( dense contact ) 으로 구성되어 있으며, 독립된 패턴이 구비되는 주변회로부 지역에 준-독립 콘택 ( semi-dense contact ) 및 독립 콘택 ( isolated contact ) 구조로 혼합되어 있다.Referring to FIGS. 2A and 2B, in general, a bit line contact of a DRAM fabrication process includes dense contacts in a memory core region where patterns are dense, and in a peripheral circuit region having an independent pattern. It is mixed into semi-dense contact and isolated contact structures.

또한, 저장전극 콘택은 메모리 코어 지역에 한하여 존재하고 주변회로부 지역에는 어떤 콘택패턴도 존재하지 않는다.In addition, the storage electrode contact exists only in the memory core region and no contact pattern exists in the peripheral circuit region.

한편, 위상반전마스크를 이용하여 콘택홀을 형성하는 광학 리소그래피 공정은 콘택홀의 밀도에 따른 최적의 광투과율과 조명조건이 각각 별도로 존재하는 것을 고려하여 2장의 위상반전마스크를 형성한다.On the other hand, in the optical lithography process of forming contact holes using the phase inversion mask, two phase inversion masks are formed in consideration of the optimum light transmittance and illumination conditions according to the density of the contact holes.

상기 2 장의 위상반전마스크는 도 2a 및 도 2b 에 도시된 바와 같이, 밀집된 콘택만이 설계된 제1위상반전마스크와 독립 콘택이 설계된 제2위상반전마스크를 말한다.As shown in FIGS. 2A and 2B, the two phase inversion masks refer to a first phase inversion mask designed only for dense contacts and a second phase inversion mask designed for independent contacts.

상기 제1위상반전마스크는 패터닝 공정시 사용되는 노광에너지에 대하여 4∼6 % 의 광투과율 특성을 갖도록 형성하고, 애뉼러 ( annular ), 크로스폴 ( crosspole ), 쿼드러폴 ( quadrapole ) 및 다이폴 ( dipole ) 과 같은 변형 조명계를 이용하여 노광공정을 실시한다.The first phase inversion mask is formed to have a light transmittance characteristic of 4 to 6% with respect to the exposure energy used in the patterning process, and is annular, crosspole, quadrapole, and dipole. Exposure process is performed using a modified illumination system such as).

상기 제2위상반전마스크는 패터닝 공정시 사용되는 노광에너지에 대하여 15∼20 % 의 고투과율 특성을 갖도록 형성하고, 0.3∼0.4σ정도의 시그마값을 사용한다.The second phase inversion mask is formed to have a high transmittance characteristic of 15 to 20% with respect to the exposure energy used in the patterning process, and uses a sigma value of about 0.3 to 0.4σ.

상기한 두 개의 위상반전마스크를 이용한 이중 노광공정으로 반도체소자의 고집적화를 가능하게 한다.The double exposure process using the two phase inversion masks enables high integration of semiconductor devices.

먼저, 제1위상반전마스크를 이용한 노광공정을 실시하고 제2위상반전마스크를 이용한 노광공정을 실시한다. 이때, 상기 제2위상반전마스크를 이용하여 노광공정을 먼저 실시할 수도 있다.First, an exposure process using a first phase inversion mask is performed and an exposure process using a second phase inversion mask is performed. In this case, the exposure process may be performed first using the second phase inversion mask.

그 다음, PEB ( post exposure bake ) 공정 및 현상 공정을 실시하여 예정된 미세 콘택홀을 형성한다.Next, a post exposure bake (PEB) process and a developing process are performed to form a predetermined fine contact hole.

상기 제1,2위상반전마스크를 이용한 이중 노광 공정은, 광원에 관계없이 모든 리소그래피 공정에 적용할 수 있도록 한다.The double exposure process using the first and second phase inversion masks can be applied to all lithography processes regardless of the light source.

상기 제1위상반전마스크의 저투과율은 사이드롭 ( side-lobe )의 형성을 방지할 수 있고, 반복되는 패턴 구조에 대하여 초점 여유도 등과 같은 공정마진을 개선할 수 있다.The low transmittance of the first phase inversion mask can prevent the formation of side-lobe, and can improve process margins, such as focus margin, for repeated pattern structures.

상기 제2위상반전마스크의 고투과율은 해상도 및 공정마진을 향상시킬 수 있으며 패턴간의 간격이 멀기 때문에 작은 시그마 값을 이용하여도 사이드롭의 유발을 감소시킬 수 있다.The high transmittance of the second phase inversion mask can improve the resolution and the process margin, and because the distance between the patterns is long, the use of small sigma values can reduce the induction of sidedrops.

본 발명의 다른 실시예는 상기 제2위상반전마스크를 이용한 노광공정을 먼저 실시하고, 후속 공정으로 상기 제1위상반전마스크를 이용한 노광공정을 실시하는 것이다.According to another embodiment of the present invention, an exposure process using the second phase inversion mask is first performed, followed by an exposure process using the first phase inversion mask.

도 3a 내지 도 3f 는 일반적인 위상반전마스크의 형성방법을 도시한 단면도이다.3A to 3F are cross-sectional views illustrating a method of forming a general phase inversion mask.

도 3a를 참조하면, 석영기판(11) 상부에 위상반전막(13), 크롬막(15) 및 제1감광막(17)을 순차적으로 형성한다. 참고로, 상기 도 3a 의 상태를 PSM 블랭크 마스크 ( blank mask ) 라 한다.Referring to FIG. 3A, the phase inversion film 13, the chromium film 15, and the first photosensitive film 17 are sequentially formed on the quartz substrate 11. For reference, the state of FIG. 3A is referred to as a PSM blank mask.

여기서, 상기 제1감광막(17)은 전자빔용 감광막이다.The first photosensitive film 17 is an electron beam photosensitive film.

도 3b를 참조하면, 프로그램된 전자빔을 이용하여 상기 제1감광막(17)을 노광 및 현상하여 제1감광막(17)패턴을 형성한다.Referring to FIG. 3B, the first photoresist layer 17 is exposed and developed using a programmed electron beam to form a first photoresist layer 17 pattern.

도 3c를 참조하면, 상기 제1감광막(17)패턴을 마스크로 하여 상기 크롬막(15)을 식각하여 크롬막(15)패턴을 형성한다.Referring to FIG. 3C, the chromium layer 15 pattern is formed by etching the chromium layer 15 using the first photoresist layer 17 as a mask.

도 3d를 참조하면, 상기 제1감광막(17)패턴을 제거하고 전체표면상부에 제2감광막(19)을 형성한다. 이때, 상기 제2감광막(19)은 전자빔용 감광막으로 형성한다.Referring to FIG. 3D, the first photoresist layer 17 pattern is removed to form a second photoresist layer 19 over the entire surface. In this case, the second photosensitive film 19 is formed as an electron beam photosensitive film.

도 3e를 참조하면, 프로그램된 전자빔을 이용하여 상기 제2감광막(19)을 노광 및 현상하여 제2감광막(19)패턴을 형성한다.Referring to FIG. 3E, the second photoresist film 19 is exposed and developed using a programmed electron beam to form a second photoresist film 19 pattern.

도 3f를 참조하면, 상기 제2감광막(19)패턴을 마스크로 하여 상기 위상반전막(13)을 식각함으로써 상기 석영기판(11)을 노출시킨다.Referring to FIG. 3F, the phase inversion film 13 is etched using the second photoresist film 19 as a mask to expose the quartz substrate 11.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은,As described above, the method for forming a semiconductor device according to the present invention,

패턴이 밀집된 코어 부분에 형성되는 치밀한 콘택을 형성할 수 있도록 설계된 제1위상반전마스크와 독립된 패턴이 형성되는 격리 콘택을 형성할 수 있도록 설계된 제2위상반전마스크를 이용한 이중 노광 공정으로 사이드롭의 유발을 감소시키고 공정 마진을 향상시킬 수 있어 반도체소자의 고집적화에 충분한 해상도를 확보할 수 있고 그에 따른 고집적화를 가능하게 하는 효과를 제공한다.Induced sidedrops by double exposure process using a second phase inversion mask designed to form an isolation contact in which an independent pattern is formed, and a first phase inversion mask designed to form a dense contact formed in a core portion having a pattern It is possible to reduce the density and to improve the process margin to secure a sufficient resolution for high integration of the semiconductor device, thereby providing the effect of enabling high integration.

Claims (5)

패턴이 밀집된 영역의 콘택용 제1위상반전마스크를 이용하여 반도체기판 상의 감광막을 제1노광하는 단계와,Firstly exposing the photoresist film on the semiconductor substrate using a first phase inversion mask for contact in a region where the pattern is dense; 패턴이 독립된 영역의 콘택용 제2위상반전마스크를 이용하여 상기 감광막을 제2노광하는 단계와,Exposing the photoresist to a second layer by using a second phase inversion mask for contact in an area having an independent pattern; 후속 공정으로 현상하여 반도체기판 상에 미세 콘택홀을 형성하는 것을 특징으로 하는 반도체소자의 형성방법.A method of forming a semiconductor device, characterized in that the development in a subsequent process to form a fine contact hole on the semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 제1위상반전마스크는 감광막이 도포된 블랭크 마스크 상태에서 4∼6 % 의 저투과율을 갖는 것을 특징으로 하는 반도체소자의 형성방법.The first phase inversion mask has a low transmittance of 4 to 6% in the state of a blank mask coated with a photosensitive film. 제 1 항에 있어서,The method of claim 1, 상기 제2상반전마스크는 감광막이 도포된 블랭크 마스크 상태에서 15∼20 % 의 고투과율을 갖는 것을 특징으로 하는 반도체소자의 형성방법.The second phase inversion mask has a high transmittance of 15 to 20% in the state of a blank mask coated with a photosensitive film. 제 1 항에 있어서,The method of claim 1, 상기 제2상반전마스크는 0.3∼0.4σ정도의 시그마값을 갖는 것을 특징으로 하는 반도체소자의 형성방법.And the second phase inversion mask has a sigma value of about 0.3 to 0.4 sigma. 패턴이 독립된 영역의 콘택용 제1위상반전마스크를 이용하여 반도체기판 상의 감광막을 제1노광하는 단계와,Firstly exposing the photoresist film on the semiconductor substrate using a first phase inversion mask for contact in an area having a separate pattern; 패턴이 밀집된 영역의 콘택용 제2위상반전마스크를 이용하여 상기 감광막을 제2노광하는 단계와,Exposing the photoresist to a second layer using a second phase inversion mask for contact in a region where the pattern is dense; 후속 공정으로 현상하여 반도체기판 상에 미세 콘택홀을 형성하는 것을 특징으로 하는 반도체소자의 형성방법.A method of forming a semiconductor device, characterized in that the development in a subsequent process to form a fine contact hole on the semiconductor substrate.
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* Cited by examiner, † Cited by third party
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