KR20050002304A - A floating gate in flash memory device and forming method thereof - Google Patents
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Abstract
Description
본 발명은 플래시 메모리소자의 셀 제조방법에 관한 것이고, 더 상세하게 반도체 기판에 정의된 활성영역과 플로팅 게이트 사이의 오버레이 마진을 충분히 확보하면서 게이트 간의 브리지(bridge)를 방지할 수 있는 플래시 메모리소자의 플로팅 게이트 및 제조방법에 관한 것이다.The present invention relates to a cell manufacturing method of a flash memory device, and more particularly, to a flash memory device capable of preventing bridges between gates while sufficiently securing an overlay margin between an active region defined in a semiconductor substrate and a floating gate. It relates to a floating gate and a manufacturing method.
일반적으로, 플래시 메모리소자는 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)로 이루어진 스택 게이트(stack gate) 구조를 갖는다. 그리고, 플래시 메모리소자의 신뢰성을 향상시키기 위해서는 상기 플로팅 게이트가 반도체 기판에 정의된 활성영역(active)을 완전히 덮어야 한다. 따라서, 인접하는 게이트 사이의 관계를 고려하면, 상기 활성영역과 플로팅 게이트 사이에서 오버레이 마진(overlay margin)은 플래시 메모리소자의 신뢰성에 있어서 중요한 변수로 작용한다.In general, a flash memory device has a stack gate structure consisting of a floating gate and a control gate. In order to improve the reliability of the flash memory device, the floating gate must completely cover an active region defined in the semiconductor substrate. Therefore, in consideration of the relationship between adjacent gates, an overlay margin between the active region and the floating gate serves as an important variable in the reliability of the flash memory device.
종래기술에 따르면, 활성영역과 플로팅 게이트 사이에서 충분한 오버레이 마진을 확보하기 위해서, 플로팅 게이트가 수직형상(vertical profile)의 단면을 갖도록 형성되면서 인접하는 플로팅 게이트 사이의 스페이스를 좁게하거나 또는 플로팅 게이트가 경사형상(slope profile)의 단면을 갖도록 형성되면서 인접하는 플로팅 게이트 사이의 스페이스를 넓게하였다.According to the prior art, in order to ensure sufficient overlay margin between the active region and the floating gate, the floating gate is formed to have a vertical profile cross section while the space between adjacent floating gates is narrowed or the floating gate is inclined. The space between adjacent floating gates was widened while being formed to have a cross section of a slope profile.
즉, 도 1에 도시된 바와 같이 플로팅 게이트(2)가 수직형상의 단면을 가지면서 인접하는 플로팅 게이트(2) 사이의 스페이스가 좁은 경우에, 상기 스페이스는 반도체 소자가 집적화됨에 따라 좁아지게 된다. 예를 들어, 반도체 기판(1)의 활성영역(1-1)이 100nm이고 소자 분리막(FOX: field of oxide)이 100nm인 디자인 룰(design rule)에서 포토리소그라피 장비(미도시)의 오버레이 한계가 35nm인 경우에 플로팅 게이트(2) 사이의 스페이스는 30nm가 된다.That is, as shown in FIG. 1, when the floating gate 2 has a vertical cross section and the space between the adjacent floating gates 2 is narrow, the space becomes narrow as the semiconductor device is integrated. For example, in a design rule in which the active region 1-1 of the semiconductor substrate 1 is 100 nm and the field of oxide (FOX) is 100 nm, the overlay limit of the photolithography equipment (not shown) is In the case of 35 nm, the space between the floating gates 2 is 30 nm.
이때, 후속 공정에서, ONO 유전체막(3)을 플로팅 게이트(2)의 상부에 약 150Å 정도의 두께로 증착하면, 플로팅 게이트(2) 사이의 스페이스는 완전히 매립된다. 결과적으로, 추후에 형성되는 콘트롤 게이트(5)와 플로팅 게이트(2) 사이의 접촉면적이 감소하여 커플링비(coupling ratio)가 감소하게 된다.At this time, in the subsequent process, when the ONO dielectric film 3 is deposited on the floating gate 2 to a thickness of about 150 [mu] s, the space between the floating gates 2 is completely filled. As a result, the contact area between the control gate 5 and the floating gate 2 formed later is reduced, thereby reducing the coupling ratio.
한편, 상술된 디자인 룰에서 포토리소그라피 장비의 오버레이 한계가 25nm인 경우에, 플로팅 게이트(2) 사이의 스페이스가 50nm 이하인 경우에만 플로팅 게이트(2)가 활성영역(1-1)을 완전히 덮을 수 있게 된다. 이때, 후속 공정에서, ONO 유전체막(3)을 약 20nm 정도의 두께로 증착하여야 추후에 증착되는 콘트롤 게이트(5)가 상기 스페이스를 매립하게 된다.On the other hand, when the overlay limit of the photolithography apparatus is 25 nm in the above-described design rule, the floating gate 2 can completely cover the active region 1-1 only when the space between the floating gates is 50 nm or less. do. At this time, in a subsequent process, the ONO dielectric film 3 should be deposited to a thickness of about 20 nm so that the control gate 5 deposited later fills the space.
이 경우에, 텅스텐 실리사이드(미도시)와, 콘트롤 게이트(5)와, ONO 유전체막(3)과, 플로팅 게이트(2)를 순차적으로 식각하는 추후의 게이트 에칭공정에서 상기 스페이스를 매립하고 있는 콘트롤 게이트(5)가 분리되어야 한다. 그러나, 상기 스페이스에서의 종횡비가 높아서 콘트롤 게이트(5)가 완전하게 분리되지 않아서 게이트 간의 브리지(bridge)를 야기시킨다.In this case, the control filling up the space in a subsequent gate etching process of sequentially etching the tungsten silicide (not shown), the control gate 5, the ONO dielectric film 3, and the floating gate 2. Gate 5 must be separated. However, the high aspect ratio in the space causes the control gate 5 not to be completely separated, resulting in a bridge between the gates.
도 2a에 도시된 바와 같이, 플로팅 게이트(2') 사이의 스페이스가 넓으면서경사형상을 갖는 경우에, 게이트 간의 브리지 현상을 방지할 수 있다. 그러나, 상술된 바와 같은 후속 게이트 에칭시, 플로팅 게이트(2') 사이에 있는 콘크롤 게이트(5')를 모두 제거한 후 측면 ONO 유전체막(3')을 모두 제거하여야 플로팅 게이트(2')를 제거할 수 있다. 따라서, 게이트 에칭공정이 상대적으로 어렵다.As shown in FIG. 2A, when the space between the floating gates 2 'is wide and has an inclined shape, the bridge phenomenon between the gates can be prevented. However, in the subsequent gate etching as described above, after removing all of the gate gates 5 'between the floating gates 2', the side ONO dielectric film 3 'must be removed before the floating gates 2' can be removed. Can be removed. Therefore, the gate etching process is relatively difficult.
본 발명은 상기된 바와 같은 종래의 문제점을 해결하기 위하여 제안된 것으로, 반도체 기판에 정의되는 활성영역과 플로팅 게이트 사이의 오버레이 마진을 충분히 확보하면서 게이트 에칭을 원활하게 수행할 수 있는 플래시 메모리소자의 플로팅 게이트 및 형성방법을 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the conventional problems as described above. Floating a flash memory device capable of smoothly performing gate etching while sufficiently securing an overlay margin between an active region and a floating gate defined in a semiconductor substrate. Its purpose is to provide a gate and a formation method.
도 1은 종래 기술에 따른 수직형상의 단면을 갖는 플로팅 게이트의 도면이다.1 is a view of a floating gate having a vertical cross section according to the prior art.
도 2는 종래 기술에 따른 경사형상의 단면을 갖는 플로팅 게이트의 도면이다.2 is a view of a floating gate having an inclined cross section according to the prior art.
도 3은 본 발명의 실시예에 따른 단차형상의 단면을 갖는 플로팅 게이트의 형성방법을 나타낸 도면이다.3 is a view showing a method of forming a floating gate having a stepped cross section according to an embodiment of the present invention.
도 4는 본 발명의 다른 실시예에 따른 사다리꼴형상의 단면을 갖는 플로팅 게이트의 형성방법을 나타낸 도면이다.4 is a view showing a method of forming a floating gate having a trapezoidal cross section according to another embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11 : 반도체 기판11: semiconductor substrate
19-1 : 플로팅 게이트19-1: Floating Gate
27-1 : 스페이서27-1: spacer
31 : 폴리머31: polymer
상기 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따르면 플래시 메모리소자의 플로팅 게이트 형성방법은 반도체 기판 상에 플로팅 게이트용 폴리실리콘막과, 제1질화막과, 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 반도체 기판이 노출되지 않을 정도로 상기 제1질화막과, 폴리실리콘막을 식각하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 제1패턴이 형성된 반도체 기판 상에 제2질화막을 증착하는 단계와, 상기 제2질화막을 식각하여 상기 제1질화막과 폴리실리콘막의 측벽에 스페이서를 형성하는 단계와, 상기 제1질화막과 스페이서를 식각 마스크로 하여 상기 반도체 기판이 노출되도록 상기 폴리실리콘막을 식각하는 단계와, 상기 스페이서와 제1질화막을 제거하는 단계를 포함한다.In order to achieve the above object, according to a preferred embodiment of the present invention, a floating gate forming method of a flash memory device comprises the steps of forming a polysilicon film, a first nitride film and a photoresist pattern for the floating gate on a semiconductor substrate, Etching the first nitride layer and the polysilicon layer to the extent that the semiconductor substrate is not exposed using the photoresist pattern as an etching mask, removing the photoresist pattern, and forming the first pattern on the semiconductor substrate. Depositing a second nitride film on the substrate; etching the second nitride film to form a spacer on sidewalls of the first nitride film and the polysilicon film; and exposing the semiconductor substrate using the first nitride film and the spacer as an etching mask. Etching the polysilicon layer so as to remove the spacers and the first nitride layer; It includes.
본 발명의 바람직한 다른 실시예에 따르면, 플래시 메모리소자의 플로팅 게이트 형성방법은 반도체 기판 상에 플로팅 게이트용 폴리실리콘막과, 제1질화막과, 무기물로 이루어진 반사방지막과, 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 반사방지막과 제1질화막을 식각하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 제1패턴을 식각 마스크로 하여 상기 무기물과 반응해서 폴리머를 생성하는 폴리머 생성가스를 사용해서 상기 반도체 기판이 노출되지 않도록 상기 폴리실리콘막을 식각하여 상기 폴리 실리콘막의 측벽에 경사단면을 형성하는 단계와, 상기 제1질화막과, 상기 무기물과 반응해서 생성되어 상기 폴리실리콘막의 경사측벽에 부착된 폴리머를 식각 마스크로 하여 상기 반도체 기판을 노출시키도록 상기 폴리실리콘막을 식각하는 단계와, 상기 제1질화막과 폴리머를 제거하는 단계를 포함한다.According to another preferred embodiment of the present invention, a method of forming a floating gate of a flash memory device may include forming a polysilicon film for a floating gate, a first nitride film, an antireflection film made of an inorganic material, and a photoresist pattern on a semiconductor substrate. And etching the anti-reflection film and the first nitride film using the photoresist pattern as an etching mask, removing the photoresist pattern, and reacting with the inorganic material using the first pattern as an etching mask. Etching the polysilicon film to form an inclined cross section on a sidewall of the polysilicon film by using the generated polymer generated gas so as not to expose the semiconductor substrate, and reacting with the first nitride film and the inorganic material to produce the poly The semiconductor using the polymer attached to the inclined side wall of the silicon film as an etching mask Etching the polysilicon film to expose the substrate; and removing the first nitride film and the polymer.
본 발명의 바람직한 또 다른 실시예에 따르면, 플래시 메모리소자의 플로팅 게이트는 반도체 기판의 활성영역으로부터 소자분리영역으로 소정 폭 오버레이되어 있는 하부와, 상기 하부로부터 수직상방으로 연장하는 제1연장부와, 상기 제1연장부의 단부로부터 내측의 수평방향으로 연장하는 단차부와, 상기 단차부의 단부로부터 수직상방으로 연장하는 제2연장부와, 상기 제2연장부의 단부로부터 내측의 수평방향으로 연장하는 상부를 포함하는 단면구조를 구비한다.According to still another preferred embodiment of the present invention, a floating gate of a flash memory device may include a lower portion overlying a width from an active region of a semiconductor substrate to an isolation region, a first extension portion extending vertically from the lower portion, A step portion extending in an inner horizontal direction from an end of the first extension portion, a second extension extending vertically upward from an end of the step portion, and an upper portion extending in an inner horizontal direction from an end portion of the second extension portion; It has a cross-sectional structure that includes.
본 발명의 또 다른 바람직한 실시예에 따르면, 플래시 메모리소자의 플로팅게이트는 반도체 기판의 활성영역으로부터 소자분리영역으로 소정 폭 오버레이되어 있는 하부와, 상기 하부로부터 수직상방으로 연장하는 제1연장부와, 상기 제1연장부의 단부로부터 내측의 경사방향으로 연장하는 경사부와, 상기 경사부의 단부로부터 내측의 수평방향으로 연장하는 상부를 포함하는 단면구조를 구비한다.According to still another preferred embodiment of the present invention, a floating gate of a flash memory device includes a lower portion that is overlaid a predetermined width from an active region of a semiconductor substrate to an isolation region, a first extension portion extending vertically from the lower portion, And a cross-sectional structure including an inclined portion extending in an inclined direction of an inner side from an end of the first extension portion and an upper portion extending in a horizontal direction of an inner side from an end of the inclined portion.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.
도 3a를 참조하면, 반도체 기판(11) 상에 건식 또는 습식 산화방식으로 희생 산화막(미도시)을 형성한다. 상기 희생 산화막을 버퍼층으로 이용해서 이온주입을 실시하여 반도체 기판(11)에 웰(미도시)과 채널(미도시)을 형성한다. 상기 희생 산화막을 제거한다.Referring to FIG. 3A, a sacrificial oxide film (not shown) is formed on the semiconductor substrate 11 by dry or wet oxidation. Ion implantation is performed using the sacrificial oxide film as a buffer layer to form wells (not shown) and channels (not shown) in the semiconductor substrate 11. The sacrificial oxide film is removed.
그리고, 반도체 기판(11) 상에 포토레지스트를 증착시킨 후 포토리소그래피 공정에 의해서 얕은 트렌치 소자분리막을 형성하기 위한 포토레지스트 패턴(13)을 형성한다. 포토레지스트 패턴(13)을 식각 마스크로 하여 반도체 기판(11)을 식각하여 반도체 기판(11)에 트렌치(15)를 형성해서 소자분리영역과 활성영역을 정의한다.After the photoresist is deposited on the semiconductor substrate 11, a photoresist pattern 13 for forming a shallow trench isolation layer is formed by a photolithography process. Using the photoresist pattern 13 as an etching mask, the semiconductor substrate 11 is etched to form trenches 15 in the semiconductor substrate 11 to define device isolation regions and active regions.
도 3b를 참조하면, O2플라즈마 등에 의해서 포토레지스트 패턴(13)을 제거한 후에 트렌치(15)가 형성된 반도체 기판(11)에 트렌치 산화막(17)을 증착한다. 트렌치 산화막(17)은 트렌치(15)를 매립하면서 반도체 기판(11)의 상부를 덮을 정도로 충분한 두께, 예를 들어 약 5000~10000Å 정도의 두께로 증착된다. 트렌치산화막(17)은 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하며, 특히 트렌치(15)는 보이드(void) 등이 형성되지 않도록 매립되는 것이 바람직하다.Referring to FIG. 3B, after the photoresist pattern 13 is removed by an O 2 plasma or the like, the trench oxide layer 17 is deposited on the semiconductor substrate 11 on which the trenches 15 are formed. The trench oxide film 17 is deposited to a thickness sufficient to cover the upper portion of the semiconductor substrate 11 while filling the trench 15, for example, a thickness of about 5000 to 10,000 kPa. The trench oxide film 17 is preferably formed of an HDP (High Density Plasma) oxide film, and in particular, the trench 15 is preferably buried so that voids or the like are not formed.
도 3c를 참조하면, 먼저, 산화막 제거용 슬러리를 사용해서 화학기계적 연마(CMP; chemical mechanical polishing)를 실시하여 트렌치 산화막(17)을 평탄화시킨다. 상기 화학기계적 연마는 반도체 기판(11)이 노출될 때까지 실시되는 것이 바람직하다. 결과적으로, 트렌치 산화막(17)은 트렌치(15)를 매립한 상태로 잔류하면서 반도체 기판(11)의 활성영역(11-1)을 분리하는 소자분리영역(17-1)으로 작용한다.Referring to FIG. 3C, first, chemical mechanical polishing (CMP) is performed using an oxide film removal slurry to planarize the trench oxide film 17. The chemical mechanical polishing is preferably performed until the semiconductor substrate 11 is exposed. As a result, the trench oxide film 17 acts as an isolation region 17-1 that separates the active region 11-1 of the semiconductor substrate 11 while remaining in the trench 15 embedded.
이 후에, 반도체 기판(11) 상에 터널 산화막(12)을 형성한다. 터널 산화막(12)은 습식산화방식 등을 이용해서 소정 두께, 예를 들어 50∼150Å 정도 두께의 형성된다. 예를 들어, 750℃∼800℃ 정도의 온도에서 반도체 기판(11)에 대한 습식산화공정을 진행하고 900℃∼910℃ 정도의 온도에서 질소(N2) 분위기 하에 20∼30분간 어닐링을 진행함으로써 반도체 기판(11)의 전면에 터널 산화막(12)을 형성한다.After that, the tunnel oxide film 12 is formed on the semiconductor substrate 11. The tunnel oxide film 12 is formed to have a predetermined thickness, for example, about 50 to 150 microns thick by using a wet oxidation method or the like. For example, by performing a wet oxidation process on the semiconductor substrate 11 at a temperature of about 750 ℃ to 800 ℃ and annealing for 20 to 30 minutes in a nitrogen (N 2 ) atmosphere at a temperature of about 900 ℃ to 910 ℃. The tunnel oxide film 12 is formed on the entire surface of the semiconductor substrate 11.
이 후에, 반도체 기판(11)의 전면에 플로팅 게이트로 사용될 물질, 예를 들어 불순물이 도핑되지 않은 비정질 실리콘, 불순물이 도핑되어 있는 비정질 실리콘 또는 다결정 실리콘을 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)에 의해 소정 두께, 예를 들어 500~3000Å 정도의 두께로 증착하여 제1폴리 실리콘막(19)을 형성한다.Subsequently, a low pressure chemical vapor deposition is performed on a material to be used as a floating gate on the front surface of the semiconductor substrate 11, for example, amorphous silicon without doping impurities, amorphous silicon or polycrystalline silicon doped with impurities; LPCVD) forms a first polysilicon film 19 by depositing a predetermined thickness, for example, a thickness of about 500 to 3000 mm 3.
제1폴리 실리콘막(19)의 전면에 플라즈마 여기 화학기상증착(PECVD) 또는 저압 화학기상증착(LPCVD)에 의해서 질화물을 소정 두께, 예를 들어 600~2000Å 정도의 두께로 증착하여 제1질화막(21)을 형성한다. 제1질화막(21) 상에 반사방지막(23; anti reflection coating)과 포토레지스트 패턴(25)을 순차적으로 형성한다. 반사방지막(23)은 약 100~1000Å 정도의 두께를 갖는다.Nitride is deposited on the entire surface of the first polysilicon film 19 by a plasma excitation chemical vapor deposition (PECVD) or low pressure chemical vapor deposition (LPCVD) to a predetermined thickness, for example, about 600 to 2000 GPa. 21). An anti reflection coating 23 and a photoresist pattern 25 are sequentially formed on the first nitride film 21. The anti-reflection film 23 has a thickness of about 100 to 1000 mW.
도 3d를 참조하면, 포토레지스트 패턴(25)을 식각 마스크로 하여 식각공정에 의해서 반사방지막(23)과, 제1질화막(21)과, 제1폴리 실리콘막(19)을 순차적으로 식각한다. 상기 식각공정의 결과, 반사방지막(23)과, 제1질화막(21)과 제1폴리 실리콘막(19)은 수직형상을 갖는다. 이때, 상기 식각공정에서 제1폴리 실리콘막(19)의 수직형상은 최종적으로 형성되는 플로팅 게이트(19-1; 도 3g 참조)의 상부구조를 구성한다.Referring to FIG. 3D, the antireflection film 23, the first nitride film 21, and the first polysilicon film 19 are sequentially etched by an etching process using the photoresist pattern 25 as an etching mask. As a result of the etching process, the antireflection film 23, the first nitride film 21 and the first polysilicon film 19 have a vertical shape. At this time, in the etching process, the vertical shape of the first polysilicon layer 19 constitutes an upper structure of the floating gate 19-1 (see FIG. 3G) finally formed.
바람직하게, 상기 식각공정에서 반사방지막(23)과 제1질화막(21)은 CHF3/CF4, CHF3/CF4/O2또는 CHF3/CF4/O2/Ar 등의 가스를 사용하여 ICP형, ECR형 또는 RIE형 등의 건식식각장비에 의해 건식식각된다. 또한, 제1폴리 실리콘막(19)은 Cl 계, HBr 계 또는 F 계 등의 식각가스를 사용하여 ICP형, ECR형 또는 RIE형 등의 건식식각장비에 의해서 건식식각된다.Preferably, in the etching process, the anti-reflection film 23 and the first nitride film 21 use a gas such as CHF 3 / CF 4 , CHF 3 / CF 4 / O 2, or CHF 3 / CF 4 / O 2 / Ar. Dry etching is performed by dry etching equipment such as ICP type, ECR type or RIE type. In addition, the first polysilicon film 19 is dry etched by dry etching equipment such as ICP type, ECR type or RIE type using an etching gas such as Cl type, HBr type or F type.
특히, 제1폴리 실리콘막(19)은 활성영역(11-1)과 소자분리영역(17-1)이 정의되어 있는 반도체 기판(11)의 상부가 노출되지 않도록 식각된다. 바람직하게, 제1폴리 실리콘막(19)은 식각두께가 최종적으로 형성되는 플로팅 게이트(19-1)의 전체두께의 약 20~80%에 해당될 수 있도록 식각된다. 즉, 제1폴리 실리콘막(19)의 식각깊이는 제1폴리 실리콘막(19)의 증착두께의 약 20~80%에 해당한다.In particular, the first polysilicon layer 19 is etched such that the upper portion of the semiconductor substrate 11 where the active region 11-1 and the device isolation region 17-1 is defined is not exposed. Preferably, the first polysilicon film 19 is etched to correspond to about 20 to 80% of the total thickness of the floating gate 19-1 where the etching thickness is finally formed. That is, the etching depth of the first polysilicon film 19 corresponds to about 20 to 80% of the deposition thickness of the first polysilicon film 19.
그리고, 포토레지스트 패턴(25)과 반사방지막(23)을 제거한 후에 플라즈마여기 화학기상증착 또는 저압 화학기상증착에 의해서 질화물을 소정 두께로 증착하여 제2질화막(27)을 형성한다.After the photoresist pattern 25 and the anti-reflection film 23 are removed, the nitride is deposited to a predetermined thickness by plasma excited chemical vapor deposition or low pressure chemical vapor deposition to form a second nitride film 27.
제2질화막(27)의 증착두께는 제1폴리(19)와 활성영역(11-1) 사이의 오버레이 마진에 의해서 결정된다. 예를 들어, 제2질화막(27)의 증착두께는 약 100Å 이상으로 유지되고, 바람직하게는 제2질화막(27)은 제1질화막(21)을 식각한 후에 인접하는 질화막 사이의 스페이스의 약 40% 이하의 두께를 갖도록 증착된다. 비록 제2질화막(27)의 증착두께가 도면에서는 도면설명의 간략화를 위해서 과장되게 도시되어 있지만 본 발명의 사상이 이에 한정되지 않는다는 것을 당업자들은 인식할 수 있다.The deposition thickness of the second nitride film 27 is determined by the overlay margin between the first poly 19 and the active region 11-1. For example, the deposition thickness of the second nitride film 27 is maintained at about 100 GPa or more, and preferably, the second nitride film 27 is about 40 of the space between adjacent nitride films after etching the first nitride film 21. It is deposited to have a thickness of less than or equal to%. Although the deposition thickness of the second nitride film 27 is exaggerated for the sake of simplicity in the drawings, those skilled in the art may recognize that the spirit of the present invention is not limited thereto.
도 3e를 참조하면, 제2질화막(27)을 이방성 건식식각하여 제1질화막(21)과 제1폴리 실리콘막(19)의 측벽에 스페이서(27-1)를 형성한다. 제2질화막(27)은 CHF3/CF4, CHF3/CF4/O2또는 CHF3/CF4/O2/Ar 등의 가스를 사용하여 ICP형, ECR형 또는 RIE형 등의 건식식각장비에 의해서 이방성 건식식각된다.Referring to FIG. 3E, the spacers 27-1 are formed on sidewalls of the first nitride film 21 and the first polysilicon film 19 by anisotropic dry etching the second nitride film 27. The second nitride film 27 is dry-etched such as ICP type, ECR type or RIE type using a gas such as CHF 3 / CF 4 , CHF 3 / CF 4 / O 2, or CHF 3 / CF 4 / O 2 / Ar. Anisotropic dry etching by the equipment.
도 3f를 참조하면, 스페이서(27-1)를 식각 마스크로 하는 자기정렬 식각공정에 의해서, 노출되는 제1폴리 실리콘막(19)을 제거하여 최종적으로 형성되는 플로팅 게이트(19-1)의 하부구조를 형성한다. 상기 하부구조는 수직형상의 단면을 갖는다. 스페이서(27-1)를 식각 마스크로 하는 자기정렬 식각공정은 Cl 계, HBr 계 또는 F 계 등의 식각가스를 사용하여 ICP형, ECR형 또는 RIE형 등의 건식식각장비가 사용된다.Referring to FIG. 3F, a lower portion of the floating gate 19-1 is finally formed by removing the exposed first polysilicon layer 19 by a self-aligned etching process using the spacer 27-1 as an etching mask. To form a structure. The substructure has a vertical cross section. In the self-aligned etching process using the spacer 27-1 as an etching mask, dry etching equipment such as ICP type, ECR type or RIE type is used by using an etching gas such as Cl type, HBr type or F type.
도 3g에 도시된 바와 같이, 잔존하는 제1질화막(21)과 스페이서(27-1)를 제거함으로써, 단차구조를 갖는 플로팅 게이트(19-1)를 얻을 수 있다. 그리고, 플로팅 게이트(19-1)가 형성된 반도체 기판(11) 상에 유전체막(29)을 형성한다.As shown in FIG. 3G, by removing the remaining first nitride film 21 and the spacer 27-1, the floating gate 19-1 having a stepped structure can be obtained. The dielectric film 29 is formed on the semiconductor substrate 11 on which the floating gate 19-1 is formed.
유전체막(29)은 제1산화막/질화막/제2산화막(SiO2/Si3N4/SiO2) 형태의 구조, 즉 ONO 구조로 형성하는 것이 바람직하다. 유전체막(29)의 산화막(SiO2)은 H2O와 SiH2Cl2(dichlorosilane; DCS) 가스를 소스가스로 이용하여 고온 산화막(High Temperature Oxide; HTO)으로 형성할 수 있다.The dielectric film 29 is preferably formed of a structure of a first oxide film / nitride film / second oxide film (SiO 2 / Si 3 N 4 / SiO 2 ), that is, an ONO structure. The oxide layer SiO 2 of the dielectric layer 29 may be formed of a high temperature oxide layer (HTO) using H 2 O and SiH 2 Cl 2 (dichlorosilane; DCS) gas as a source gas.
예컨대, 유전체막(29)의 산화막은 반응물질로서 SiH2Cl2(dichlorosilane; DCS) 가스와 H2O를 이용하고, 0.1 내지 3Torr 정도의 낮은 압력과 800 내지 850℃ 정도의 온도범위에서 LPCVD 방법으로 형성될 수 있다. 그리고, 유전체막(29)의 질화막은 반응물질로서 NH3와 SiH2Cl2(dichlorosilane; DCS) 가스를 이용하고, 0.1 내지 3Torr 정도의 낮은 압력과 600 내지 700℃ 정도의 온도범위에서 LPCVD 방법으로 형성할 수 있다.For example, the oxide film of the dielectric film 29 uses SiH 2 Cl 2 (dichlorosilane; DCS) gas and H 2 O as reactants, and the LPCVD method at a low pressure of about 0.1 to 3 Torr and a temperature of about 800 to 850 ° C. It can be formed as. In addition, the nitride film of the dielectric film 29 uses NH 3 and SiH 2 Cl 2 (dichlorosilane; DCS) gas as a reactant, and the LPCVD method is used at a low pressure of about 0.1 to 3 Torr and a temperature of about 600 to 700 ° C. Can be formed.
상기 제1산화막은 40 내지 60Å 정도의 두께로 형성하고, 상기 질화막은 40 내지 80Å 정도의 두께로 형성하며, 상기 제2산화막은 40 내지 60Å 정도의 두께로형성하는 것이 바람직하다.The first oxide film is formed to a thickness of about 40 to 60 Å, the nitride film is formed to a thickness of about 40 to 80 Å, and the second oxide film is preferably formed to a thickness of about 40 to 60 Å.
이 후에, 유전체막(29)이 형성된 결과물 상에 증착공정, 포토리소그래피 공정 및 식각공정 등을 통해서 콘트롤 게이트(미도시)를 형성하여 반도체 소자의 게이트를 형성한다.Subsequently, a control gate (not shown) is formed on the resultant on which the dielectric film 29 is formed through a deposition process, a photolithography process, and an etching process to form a gate of the semiconductor device.
따라서, 본 발명의 바람직한 실시예에 따르면, 플래시 메모리소자의 플로팅 게이트(19-1)는 반도체 기판(11)으로부터 수직상방으로 연장하고, 소정 높이에서 내측으로 절곡된 후 다시 수직상방으로 절곡되어서 상기 소정 높이에 단차부가 형성된 단면구조를 갖는다.Therefore, according to the preferred embodiment of the present invention, the floating gate 19-1 of the flash memory device extends vertically upward from the semiconductor substrate 11, is bent inward at a predetermined height, and is then bent upwardly vertically. It has a cross-sectional structure in which a step is formed at a predetermined height.
이하, 본 발명의 다른 바람직한 실시예에 따른 플로팅 게이트 형성방법을 설명한다.Hereinafter, a floating gate forming method according to another preferred embodiment of the present invention will be described.
먼저, 상술된 바와 같이, 반도체 기판 상에 트렌치를 형성하고, 상기 트렌치에 트렌치 산화막을 매립한 후 화학기계적 연마를 실시하여 소자분리영역을 형성한다. 그리고, 상기 반도체 기판 상에 터널 산화막을 형성한다.First, as described above, a trench is formed on a semiconductor substrate, a trench oxide film is embedded in the trench, and chemical mechanical polishing is performed to form a device isolation region. A tunnel oxide film is formed on the semiconductor substrate.
이 후에, 도 4a에 도시된 바와 같이, 반도체 기판(11') 상에 플로팅 게이트로 사용될 폴리물질, 예를 들어 불순물이 도핑되지 않은 비정질 실리콘, 불순물이 도핑되어 있는 비정질 실리콘 또는 다결정 실리콘을 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)에 의해 소정 두께, 예를 들어 500~3000Å 정도의 두께로 증착하여 제1폴리 실리콘막(19')을 형성한다.Subsequently, as shown in FIG. 4A, a polymaterial to be used as a floating gate on the semiconductor substrate 11 ′, for example, amorphous silicon without impurities, amorphous silicon or polycrystalline silicon doped with impurities, is subjected to low pressure chemistry. The first polysilicon film 19 'is formed by vapor deposition to a predetermined thickness, for example, about 500 to 3000 kPa by Low Pressure Chemical Vapor Deposition (LPCVD).
제1폴리 실리콘막(19') 상에 플라즈마 여기 화학기상증착(PECVD) 또는 저압화학기상증착(LPCVD)에 의해서 질화물을 소정 두께, 예를 들어 600~2000Å 정도의 두께로 증착하여 제1질화막(21')을 형성한다. 제1질화막(21') 상에 SiON과 같은 무기물을 화학기상증착 또는 물리기상증착에 의해 소정 두께, 예를 들어 약 300~1000Å 정도의 두께로 증착하여 반사방지막(23')을 형성한다. 그리고, 반사방지막(23') 상에 포토레지스트 패턴(25')을 형성한다.Nitride is deposited on the first polysilicon film 19 'by a plasma excitation chemical vapor deposition (PECVD) or low pressure chemical vapor deposition (LPCVD) to a predetermined thickness, for example, a thickness of about 600 to 2000 GPa. 21 '). An inorganic material, such as SiON, is deposited on the first nitride film 21 'by chemical vapor deposition or physical vapor deposition to a predetermined thickness, for example, about 300 to 1000 mW to form an anti-reflection film 23'. Then, the photoresist pattern 25 'is formed on the antireflection film 23'.
도 4b를 참조하면, 포토레지스트 패턴(25')을 식각 마스크로 하여 습식식각공정 또는 건식식각공정에 의해서 반사방지막(23')과 제1질화막(21')을 순차적으로 식각한다. 상기 식각공정에서, 반사방지막(23')과 제1질화막(21')은 수직형상의 단면을 갖도록 식각된다. 이 후에, 포토레지스트 패턴(25')은 O2플라즈마 등에 의해서 제거된다.Referring to FIG. 4B, the anti-reflection film 23 ′ and the first nitride film 21 ′ are sequentially etched by a wet etching process or a dry etching process using the photoresist pattern 25 ′ as an etching mask. In the etching process, the anti-reflection film 23 'and the first nitride film 21' are etched to have a vertical cross section. After that, the photoresist pattern 25 'is removed by O 2 plasma or the like.
도 4c를 참조하면, 반사방지막(23')과 제1질화막(21')의 패턴을 식각 마스크로 하는 자기정렬 식각공정에 의해서 제1폴리 실리콘막(19')에 대한 제1식각공정을 수행한다. 상기 제1식각공정에서는 반사방지막(23')을 구성하고 있는 SiON과 반응하여 폴리머를 생성하는 Cl2와 N2의 혼합가스 또는 HBr과 같이 폴리머 생성가스가 사용된다. 따라서, 제1폴리 실리콘막(19')이 식각되는 동안 상기 폴리머 생성가스와 SiON의 반응에 의해서 폴리머(31; polymer)가 생성된다.Referring to FIG. 4C, a first etching process is performed on the first polysilicon film 19 'by a self-aligned etching process using the antireflective film 23' and the first nitride film 21 'as an etching mask. do. In the first etching process, a mixed gas of Cl 2 and N 2 or HBr, which generates a polymer by reacting with SiON constituting the antireflection film 23 ′, is used. Accordingly, while the first polysilicon film 19 'is etched, a polymer 31 is produced by the reaction between the polymer generating gas and SiON.
이때, 생성된 폴리머(31)는 제1질화막(21')의 측벽과 제1폴리 실리콘막(19')의 측벽에 부착되면서, 제1폴리 실리콘막(19')이 수직형상으로 식각되는 것을 방해하며, 결과적으로 제1폴리 실리콘막(19')은 경사형상으로 식각된다.At this time, the produced polymer 31 is attached to the sidewall of the first nitride film 21 'and the sidewall of the first polysilicon film 19', and thus the first polysilicon film 19 'is etched in a vertical shape. As a result, the first polysilicon film 19 'is etched in an oblique shape.
즉, 폴리머(31)의 생성량이 증가할수록 제1질화막(21')의 측벽과 제1폴리 실리콘막(19')의 측벽에 부착되는 폴리머(31)의 부착량이 증가하면서 제1폴리 실리콘막(19')에 대한 식각방향이 수평방향으로 이동하게 되므로 제1폴리 실리콘막(19')의 측벽은 경사구조를 갖는다.That is, as the amount of the polymer 31 increases, the amount of adhesion of the polymer 31 attached to the sidewall of the first nitride film 21 'and the sidewall of the first polysilicon film 19' increases, and the first polysilicon film ( Since the etching direction with respect to 19 'moves horizontally, the sidewall of the first polysilicon film 19' has an inclined structure.
상기 폴리머 생성가스의 사용에 의한 식각공정은 경사구조를 갖는 제1폴리 실리콘막(19')의 두께가 최종적으로 형성되는 플로팅 게이트(19-1'; 도 4d 참조) 전체 두께의 약 20~80%에 해당될 때까지 수행된다. 그리고, 식각공정이 진행되면서 반사방지막(23')을 구성하는 SiON이 상기 폴리머 생성가스와 반응하게 되므로 반사방지막(23')의 두께는 점차적으로 감소하게 되고, 최종적으로는 제거된다.In the etching process using the polymer generated gas, the thickness of the floating gate 19-1 '(FIG. 4D) in which the thickness of the first polysilicon film 19 ′ having the inclined structure is finally formed is about 20 to 80. It is executed until it corresponds to%. As the etching process proceeds, the SiON constituting the anti-reflection film 23 'reacts with the polymer generated gas, so that the thickness of the anti-reflection film 23' is gradually reduced and finally removed.
도 4d에 도시된 바와 같이, 제1폴리 실리콘막(19')이 소정 두께의 경사구조를 가지면, Cl 계 또는 F 계와 같이 폴리머 발생을 억제하는 폴리머 억제가스를 사용해서 제1폴리 실리콘막(19')에 대한 제2식각공정을 실시한다. 상기 제2식각공정은 제1폴리 실리콘막(19')의 상부에 잔류하는 질화막(21')과 그 측벽에 잔류하는 폴리머(31)를 식각 마스크로 하는 자기정렬방식으로 실시된다. 결과적으로, 제2식각공정에 의해서 제1폴리 실리콘막(19')은 수직구조로 식각되고, 이는 최종적으로 형성되는 플로팅 게이트(19-1)의 하부구조를 구성한다.As shown in FIG. 4D, when the first polysilicon film 19 'has an inclined structure having a predetermined thickness, the first polysilicon film (using a polymer suppression gas that suppresses polymer generation, such as Cl or F), is used. 19 ') to the second etching process. The second etching process is performed by a self-aligning method using the nitride film 21 'remaining on the first polysilicon film 19' and the polymer 31 remaining on the sidewall thereof as an etching mask. As a result, the first polysilicon film 19 'is etched into the vertical structure by the second etching process, which constitutes the bottom structure of the floating gate 19-1 finally formed.
도 4e에 도시된 바와 같이, 잔존하는 제1질화막(21')과 폴리머(31)를 제거함으로써, 사다리꼴구조를 갖는 플로팅 게이트(19-1')를 얻을 수 있다. 플로팅 게이트(19-1')가 형성된 반도체 기판(11) 상에 유전체막(33)을 형성한다. 여기에서,유전체막(33)은 상술된 바와 같이 산화막/질화막/산화막(SiO2/Si3N4/SiO2) 형태의 구조, 즉 ONO 구조로 형성되는 것이 바람직하다.As shown in FIG. 4E, by removing the remaining first nitride film 21 ′ and the polymer 31, a floating gate 19-1 ′ having a trapezoidal structure can be obtained. The dielectric film 33 is formed on the semiconductor substrate 11 on which the floating gate 19-1 ′ is formed. Here, the dielectric film 33 is preferably formed in a structure of an oxide film / nitride film / oxide film (SiO 2 / Si 3 N 4 / SiO 2 ), that is, an ONO structure as described above.
이 후에, 유전체막(33)이 형성된 결과물 상에 증착공정, 포토리소그래피 공정 및 식각공정 등을 통해서 콘트롤 게이트(미도시)를 형성하여 반도체 소자의 게이트를 형성한다.Subsequently, a control gate (not shown) is formed on the resultant on which the dielectric film 33 is formed through a deposition process, a photolithography process, and an etching process to form a gate of the semiconductor device.
즉, 본 발명의 바람직한 다른 실시예에 따르면, 플래시 메모리소자의 플로팅 게이트(19-1')는 반도체 기판(11)으로부터 수직상방으로 연장하고, 소정 높이에서 내측으로 경사절곡된 후 다시 수평방향으로 절곡되어서 사다리꼴 구조의 단면을 갖는다.That is, according to another exemplary embodiment of the present invention, the floating gate 19-1 ′ of the flash memory device extends vertically upward from the semiconductor substrate 11, is bent inward at a predetermined height and then horizontally again. It is bent to have a cross section of trapezoidal structure.
본 발명에 따르면, 플로팅 게이트와 콘트롤 게이트 사이의 커플링비의 감소없이 플로팅 게이트와 반도체 기판의 활성영역 사이의 오버레이 마진을 최대로 확보하여 반도체 소자의 신뢰성을 향상시킬 수 있다.According to the present invention, the reliability of the semiconductor device can be improved by ensuring the maximum overlay margin between the floating gate and the active region of the semiconductor substrate without reducing the coupling ratio between the floating gate and the control gate.
상기 내용은 본 발명의 바람직한 실시예를 단지 예시한 것으로 본 발명이 속하는 분야의 당업자는 첨부된 청구범위에 기재된 본 발명의 사상 및 요지로부터 벗어나지 않고 본 발명에 대한 수정 및 변경을 가할 수 있다는 것을 인식하여야 한다.The foregoing is merely illustrative of the preferred embodiments of the present invention and those skilled in the art to which the present invention pertains recognize that modifications and variations can be made to the present invention without departing from the spirit and gist of the invention as set forth in the appended claims. shall.
Claims (17)
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- 2003-06-30 KR KR10-2003-0043675A patent/KR100520680B1/en not_active IP Right Cessation
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