KR20050002252A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 언도프트 비정질 실리콘층을 형성한 후 작은 사이즈의 그레인 성장이 용이하도록 스파이크 급속 열처리(Spike Rapid Thermal Process)로 언도프트 비정질 실리콘 박막을 결정화시켜 줌으로써, 그레인 사이즈를 작고 균일하게 형성하면서 작은 사이즈의 그레인 단면이 원주 모양(Columnar)의 구조로써 계면의 직각 방향으로 성정된 결정을 유도하여 표면 거칠기(Surface roughness)를 감소시키고 전체 면적에서 전기적으로 균일한 특성을 얻을 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 폴리실리콘층의 그레인 사이즈를 작고 균일하기 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.
최근 들어, 반도체 소자의 집적도가 높아짐에 따라, NAND 플래시 메모리 소자를 제조하는 과정에서 소자 분리막을 SA-STI(Self Aligned Shallow Trench Isolation) 공정으로 형성하고, 이에 따라 플로팅 게이트를 제1 및 제2 폴리실리콘층으로 분할하여 적층 구조로 형성하고 있다. 이때, 제1 폴리실리콘층은 언도프트 비정질 실리콘층으로 형성하는데, 이로 인해 후속 열공정으로 인하여 조대한 그레인 사이즈(Grain size)가 형성된다.
도 1은 열공정에 의해 비정질 실리콘층이 결정화된 상태를 보여주는 TEM 사진이다.
도 1을 참조하면, 대략적인 그레인 사이즈는 최소 약 200nm 이상이 되는데, 이는 게이트 임계 치수(Gate Critical Dimension)의 두 배를 넘는 크기로써, 특정 셀l에는 그레인 바운더리(Gran boundary)가 존재하지 않기도 하고 특정 셀에는 그레인 바운더리가 존재(심한 경우, 트윈 그레인 바운더리도 존재)하기도 한다. 이렇게, 그레인 사이즈가 커지면서 FN 터널링을 동작원리로 하는 플래시 메모리 셀들의 프로그램/소거(Program/Erase) 문턱 전압의 변화가 커지게 된다. 이로 인해, 그레인 바운더리가 상대적으로 밀집된 특정 셀은 보통 수준의 셀보다 소거 속도가 더 빨라져 과도 소거 셀(Over-erased Cell)이 된다. 상기와 같은 현상은 그레인 바운더리 지역에 존재하는 옥사이드 벨리(Oxide valley)에서 상대적으로 과도한 인(Phosphorus) 농도에 의해 에너지 장벽 높이의 감소(Potential barrier Height reduction) 또는 일렉트론 트랩(Electron Trap) 현상이 발생되는 것에 의한 것이다.
이에 대하여, 본 발명의 반도체 소자의 제조 방법은 언도프트 비정질 실리콘층을 형성한 후 작은 사이즈의 그레인 성장이 용이하도록 스파이크 급속 열처리(Spike Rapid Thermal Process)로 언도프트 비정질 실리콘 박막을 결정화시켜 줌으로써, 그레인 사이즈를 작고 균일하게 형성하면서 작은 사이즈의 그레인 단면이 원주 모양(Columnar)의 구조로써 계면의 직각 방향으로 성장된 결정을 유도하여 표면 거칠기(Surface roughness)를 감소시키고 전체 면적에서 전기적으로 균일한 특성을 얻을 수 있다.
도 1은 열공정에 의해 비정질 실리콘층이 결정화된 상태를 보여주는 TEM 사진이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 3은 본 발명의 실시예에 의해 원주 모양(Columnar)으로 성장된 폴리실리콘층을 보여주는 TEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
201 : 반도체 기판 202 : 터널 산화막
203 : 비정질 실리콘층 204 : 결정화된 실리콘층
205 : 패드 질화막 206 : 트렌치
207 : 열산화막 208 : 소자 분리막
209 : 폴리실리콘층 210 : 플로팅 게이트
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 비정질 실리콘층을 형성하는 단계, 및 스파이크 급속 열처리 공정으로 비정질 실리콘층을 선 결정화시켜 그레인 사이즈가 작고 균일한 비정질 폴리실리콘층으로 형성하는 단계를 포함한다.
상기에서, 비정질 실리콘층은 언도프트 비정질 폴리실리콘층으로 형성될 수 있으며, 300℃ 내지 600℃의 온도에서 형성될 수 있다.
스파이크 급속 열처리 공정은 N2가스 분위기에서 초당 100℃ 내지 300℃의 승온 속도로 순간 가열 방식으로 진행될 수 있다. 또한, 900℃ 내지 1050℃의 온도에서 실시되며, 원주 모양의 구조로 형성된 그레인 사이즈가 600Å보다 작아지도록 열처리 조건이 조절될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 폴리실리콘층 형성 방법을 설명하기 위한 소자의 단면도들이다. 도 3은 본 발명의 실시예에 의해 원주 모양(Columnar)으로 성장된 폴리실리콘층을 보여주는 TEM 사진이다.
도 2a를 참조하면, 반도체 기판(201) 상에 터널 산화막(202) 및 언도프트 비정질 폴리실리콘층(203)을 순차적으로 형성한다. 이때, 언도프트 비정질 폴리실리콘층(203)은 300℃ 내지 600℃의 온도에서 200Å 내지 600Å의 두께로 형성하는 것이 바람직하다.
도 2b를 참조하면, 언도프트 비정질 폴리실리콘층(도 2a의 203)의 그레인이 작고 균일하게 형성되도록, 순간 가열 방식인 스파이크 급속 열처리(Spike Rapid thermal process)를 실시하여, 언도프트 비정질 폴리실리콘층(도 2a의 203)을 선결정화시켜 결정화된 폴리실리콘층(204)을 형성한다. 이때, 스파이크 급속 열처리는 N2가스 분위기에서 초당 100℃ 내지 300℃의 승온 속도로 900℃ 내지 1050℃의 온도에서 실시하며, 원주 모양(Columnar)의 구조로 형성된 그레인 사이즈가 600Å보다 작아지도록 집적도나 공정 조건에 따라 스파이크 급속 열처리 조건을 조절할 수 있다.
이러한 조건으로 스파이크 급속 열처리를 실시하여 언도프트 비정질 폴리실리콘층(도 2a의 203)을 선 결정화시켜 줌으로써, 도 3에 도시된 바와 같이, 작은 그레인(Small grain)을 균일하게 구현할 수 있다. 또한, 작은 그레인의 단면이 원주 모양(Columnar) 구조로서 계면의 직각 방향으로 성장된 결정을 유도하여 표면거칠기(Surface roughness)를 감소시키고 후속 공정에서 폴리실리콘층을 형성한 후 ONO 유전체막과의 계면(Interface) 안정화를 도모할 수 있다.
이렇게, 스파이크 급속 열처리 공정으로 그레인 사이즈가 작으면 균일하고 표면 거칠기가 양호한 폴리실리콘층(204)을 형성함으로써, 폴리실리콘층(204)의 전체 영역에서 균일한 전기적 특성을 얻을 수 있다.
도 2c를 참조하면, 전체 상부에 패드 질화막(205)을 형성한다. 패드 질화막(205)은 LP-CVD 방법으로 형성할 수 있으며, 700Å 내지 1200Å 정도의 두께로 형성할 수 있다.
도 2d를 참조하면, 소자 분리 마스크를 이용한 식각 공정으로 소자 분리 영역 상부의 패드 질화막(205), 결정화된 폴리실리콘층(204) 및 터널 산화막(202)을 순차적으로 식각하여 소자 분리 영역을 정의한다. 이로 인해, 소자 분리 영역의 반도체 기판(202) 표면에 노출된다. 이어서, 트렌치 식각 공정으로 소자 분리 영역의 반도체 기판(201)을 소정 깊이까지 식각하여 트렌치(206)를 형성한다.
상기에서, 트렌치 식각 공정은 트렌치(206) 측벽의 경사각이 80°내지 88°가 되도록 실시한다.
도 2e를 참조하면, 트렌치 식각 공정을 실시하는 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(Damage)을 큐어링하거나, 동시에 트렌치(206)의 상부 및 하부 모서리를 둥글게 라운딩 처리까지 하기 위하여, 측벽 산화 공정으로 트렌치(206)의 측벽 및 저면을 산화시킨다. 이로써, 트렌치(206)의 측벽 및 저면에 열산화막(207)이 형성된다.
측벽 산화 공정은 건식 산화 방식이나 습식 산화 방식으로 실시할 수 있으며, 결정화된 폴리실리콘층(204)의 과다 입성장이 발생하는 2차 재결정화를 방지하기 위하여, 800℃ 내지 900℃의 온도에서 실시하는 것이 바람직하다. 한편, 측벽 산화 공정은 열산화막(207)이 30Å 내지 100Å의 두께로 형성되도록 실시하는 것이 바람직하다.
이어서, 트렌치(206)를 절연물질로 매립하여 소자 분리막(208)을 형성한다. 이때, 소자 분리막(208)은 HDP(High Density Plasma) 산화물로 트렌치(206)를 매립하는 것이 바람직하며, 패드 질화막(205) 상부에 형성되는 HDP 산화물은 화학적 기계적 연마 공정으로 제거한다.
도 2f를 참조하면, 패드 질화막(도 2e의 205)을 제거한다. 이때, 패드 질화막(도 2e의 205)은 인산(H3PO4)을 이용하여 제거할 수 있다.
이어서, 전체 상부에 폴리실리콘층(209)을 형성한 후, 식각 공정으로 소자 분리막(208) 상의 폴리실리콘층(209)을 부분적으로 제거함으로써, 워드라인 방향으로 이웃하는 셀들과 분리되는 폴리실리콘층(209)이 형성된다.
폴리실리콘층(209)은 SiH4또는 Si2H6와 PH3가스를 사용하여 LP-CVD법으로 형성할 수 있다. 좀 더 구체적으로 공정 조건을 예를 들면, 510℃ 내지 550℃의 온도와 0.1Torr 내지 3Torr의 압력에서 LP-CVD방식으로 폴리실리콘층(209)을 형성하며, 1000Å 내지 2000Å의 두께로 형성할 수 있다. 이때, 폴리실리콘층(209)에 도핑된 P 농도는 1.0E20 내지 2.0E20 atoms/cc 정도로 조절하는 것이 바람직하다.
한편, 폴리실리콘층(209)을 패터닝하기 위한 식각 공정은 수직 또는 경사 식각 방식으로 실시하여 폴리실리콘층(209) 사이의 간격을 확보하도록 한다.
상기에서, 폴리실리콘층(209)은 결정화된 폴리실리콘층(204)과 전기적으로 접촉하여 플로팅 게이트(210)를 이루며, 플로팅 게이트(210)의 면적을 증가시키는 역할을 한다.
이로써, 플래시 메모리 셀이 제조된다.
상술한 바와 같이, 본 발명은 폴리실리콘층의 그레인 사이즈를 작고 균일하게 형성하여 셀 당 존재하는 그레인 밀도(Grain density)를 고르게 함으로써, 셀간 프로그램/소거(Program/Erase) 문턱 전압의 변화를 감소시켜 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
또한, 스파이크 급속 열처리를 적용하여 비정질 언도프트 폴리실리콘층을 결정화함으로써, 표면 거칠기(Surface roughness)가 열화되는 것을 효과적으로 억제 할 수 있으며, 고온 도프 폴리실리콘(Dope poly silicon)을 사용하는 경우와 같이 추가적이고 제어가 어려운 폴리실리콘 화학적 기계적 연마 공정을 생략할 수 있다. 그리고, 플래시 메모리 소자의 경우 전하 보존(Retention) 특성을 향상시키는데 유리하다.
그리고, 복잡한 공정/장비의 추가 소요 없이 기존의 장비와 공정을 이용하여 응용/적용 가능하기 때문에, 낮은 비용(low cost)과 높은 신뢰성(highreliability)을 가지는 소자 형성이 가능하다.
더욱이, 본 발명은 스파이크 급속 열처리로 실리콘층을 선행 열처리 함으로써, 최종적으로 플래시 메모리 소자의 제조가 완료되거나 디캡(Decap)시 플로팅 게이트용 폴리실리콘층의 미세 구조가 최대 1000Å 이내로 제어될 수 있다.
Claims (7)
- 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 비정질 실리콘층을 형성하는 단계; 및스파이크 급속 열처리 공정으로 상기 비정질 실리콘층을 선 결정화시켜 그레인 사이즈가 작고 균일하게 결정화된 비정질 폴리실리콘층으로 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 터널 산화막을 형성하는 단계;상기 터널 산화막 상에 비정질 실리콘층을 형성하는 단계; 및스파이크 급속 열처리 공정으로 상기 비정질 실리콘층을 선 결정화시켜 그레인 사이즈가 작고 균일하게 결정화된 비정질 폴리실리콘층으로 형성하는 단계;상기 결정화된 비정질 폴리실리콘층 상에 패드 질화막을 형성하는 단계;소자 분리 영역 상부의 상기 패드 질화막, 상기 결정화된 비정질 폴리실리콘층 및 상기 터널 산화막을 제거하는 단계;상기 소자 분리 영역의 상기 반도체 기판에 트렌치를 형성하는 단계;측벽 산화 공정으로 상기 트렌치의 측벽 및 저면에 열산화막을 형성하는 단계;상기 트렌치를 절연물질로 매립하여 소자 분리막을 형성하는 단계; 및전체 상부에 폴리실리콘층을 형성한 후, 상기 소자 분리막 상부의 상기 폴리실리콘층을 일부 제거하여 상기 결정화된 비정질 폴리실리콘층 및 상기 폴리실리콘층으로 이루어진 플로팅 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 비정질 실리콘층이 언도프트 비정질 폴리실리콘층인 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 비정질 실리콘층이 300℃ 내지 600℃의 온도에서 형성되는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 스파이크 급속 열처리 공정이 N2가스 분위기에서 초당 100℃ 내지 300℃의 승온 속도로 순간 가열 방식으로 진행되는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 스파이크 급속 열처리가 900℃ 내지 1050℃의 온도에서 실시되며, 원주 모양의 구조로 형성된 그레인 사이즈가 600Å보다 작아지도록 열처리 조건이 조절되는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 측벽 산화 공정이 상기 결정화된 비정질 폴리실리콘층의 과다 입성장이 발생하는 2차 재결정화를 방지할 수 있는 온도에서 실시되는 반도체 소자의 제조 방법.
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