KR20050002248A - Method for forming a floating gate in flash memory device - Google Patents
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Abstract
Description
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것으로, 특히 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 수행함에 있어서, 제1 폴리실리콘막의 측벽에 경사가 발생되지 않도록 하고, 패드 질화막이 노출되는 것을 방지하여 웨이퍼 전면이 균등하게 식각이 이루어지도록 할 수 있는 플로팅 게이트 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a floating gate of a flash memory device. In particular, in performing a self-aligned shallow trench isolation (SA-STI) process, an inclination does not occur on a sidewall of a first polysilicon film, and a pad nitride film is exposed. The present invention relates to a floating gate forming method capable of preventing the wafer from being etched evenly.
최근, 고집적화되는 플래시 소자를 구현함에 있어서 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하여 소자 분리막이 형성되고 있다. 일반적으로, 소자 분리막을 형성하기 위한 트렌치(trench) 형성공정시 포토레지스트 패턴(photoresist pattern)을 베리어(barrier)로 이용하여 식각공정이 실시되고 있다.Recently, in realizing a highly integrated flash device, a device isolation layer is formed by using a self-aligned shallow trench isolation (SA-STI) process. In general, an etching process is performed using a photoresist pattern as a barrier during a trench formation process for forming an isolation layer.
그러나, 트렌치를 형성하기 위한 식각공정시 패드 질화막(pad nitride)이 식각되어 폴리머(polymer) 등이 생성된다. 이로 인하여, 플로팅 게이트의 하부층인 제1 폴리실리콘막의 측벽에 경사(slope)가 발생되는 한편, 폭(width)이 좁고, 깊이(depth)가 깊은 트렌치를 형성함에 있어서 포토레지스트 패턴이 충분히 버티지 못하고 손상되는 현상이 발생된다. 이러한 현상은 국부적으로 패드 질화막의 상부의 노출을 유도하고, 이로 인해 패드 질화막의 일부가 식각되어 트렌치 식각공정후잔류되는 패드 질화막의 균일성(uniformity)이 저하된다. 이는 CMP(Chemical Mechanical Polishing) 공정시 웨이퍼 전면에 고른 평탄화공정이 수행되지 못하는 문제를 야기시킨다.However, during the etching process for forming the trench, pad nitride is etched to produce a polymer or the like. As a result, slopes are generated on the sidewalls of the first polysilicon film, which is the lower layer of the floating gate, while forming a trench having a narrow width and a deep depth. Phenomenon occurs. This phenomenon locally induces an exposure of the upper part of the pad nitride layer, which causes a portion of the pad nitride layer to be etched, thereby lowering the uniformity of the pad nitride layer remaining after the trench etching process. This causes a problem that an even planarization process is not performed on the entire surface of the wafer during the chemical mechanical polishing (CMP) process.
따라서, 본 발명의 바람직한 실시예에서는 SA-STI 공정을 수행함에 있어서, 제1 폴리실리콘막의 측벽에 경사가 발생되지 않도록 하고, 패드 질화막이 노출되는 것을 방지하여 웨이퍼 전면이 균등하게 식각이 이루어지도록 하는데 그 목적이 있다.Therefore, in the preferred embodiment of the present invention, in performing the SA-STI process, the inclination does not occur on the sidewall of the first polysilicon film, and the pad nitride film is prevented from being exposed so that the entire surface of the wafer is evenly etched. The purpose is.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위하여 도시한 단면도들이다.1 to 6 are cross-sectional views illustrating a method of forming a floating gate of a flash memory device according to an exemplary embodiment of the present invention.
도 7a는 포토레지스트 패턴(PR)을 식각 마스크로 이용한 식각공정을 통해 형성된 제1 폴리실리콘막의 측벽을 도시한 SEM 사진이다.FIG. 7A is a SEM photograph illustrating sidewalls of a first polysilicon layer formed through an etching process using the photoresist pattern PR as an etching mask.
도 7b는 패드 질화막을 식각 마스크로 이용한 하드 마스크 식각공정을 통해 형성된 제1 폴리실리콘막의 측벽을 도시한 SEM 사진이다FIG. 7B is a SEM photograph illustrating sidewalls of a first polysilicon film formed through a hard mask etching process using a pad nitride film as an etching mask.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
10 : 반도체 기판 12 : 터널 산화막10 semiconductor substrate 12 tunnel oxide film
14 : 제1 폴리실리콘막 16 : 패드 질화막14 first polysilicon film 16 pad nitride film
18 : 마스크용 산화막 20 : 트렌치18: oxide film for mask 20: trench
22 : 월 산화막 24 : HDP 산화막22: month oxide film 24: HDP oxide film
26 : 소자 분리막 28 : 제2 폴리실리콘막26 device isolation layer 28 second polysilicon film
30 : 플로팅 게이트30: floating gate
본 발명의 일측면에 따르면, 터널 산화막, 제1 폴리실리콘막 및 패드 질화막이 순차적으로 형성된 반도체 기판이 제공되는 단계와, 상기 패드 질화막 상에 마스크용 산화막이 형성되는 단계와, 포토레지스트 패턴을 이용한 식각공정을 실시하여 상기 마스크용 산화막이 패터닝되는 단계와, 상기 마스크 산화막 패턴을 식각 마스크로 이용한 하드 마스크 식각공정을 실시하여 상기 반도체 기판 내에 트렌치가 형성되는 단계와, 상기 트렌치가 매립되도록 소자 분리막용 산화막이 증착된 후 상기 패드 질화막을 베리어로 이용한 평탄화 공정을 실시하여 상기 마스크용 산화막이 제거되는 단계와, 상기 패드 질화막이 제거하여 소자 분리막이 형성되는 단계와, 전체 구조 상부에 제2 폴리실리콘막이 증착된 후 식각공정을 통해 식각되어 상기 제1 폴리실리콘막과 상기 제2 폴리실리콘막으로 이루어진 플로팅 게이트가 형성되는 단계를 포함하는 플로팅 게이트 형성방법이 제공된다.According to an aspect of the present invention, there is provided a semiconductor substrate in which a tunnel oxide film, a first polysilicon film, and a pad nitride film are sequentially provided; forming a mask oxide film on the pad nitride film; and using a photoresist pattern. Performing an etching process to pattern the oxide film for the mask, performing a hard mask etching process using the mask oxide film pattern as an etching mask, forming a trench in the semiconductor substrate, and forming a trench in the semiconductor substrate. After the oxide film is deposited, performing a planarization process using the pad nitride film as a barrier to remove the mask oxide film; removing the pad nitride film to form an isolation layer; and forming a second polysilicon film on the entire structure. After the deposition is etched through an etching process the first polysilicon And wherein the floating gate forming process comprising the step of forming the floating gate made of the polysilicon film 2 is provided.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 6에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.1 to 6 are cross-sectional views illustrating a method of forming a floating gate of a flash memory device according to an exemplary embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 1 to 6 are the same components having the same function.
도 1을 참조하면, 전처리 세정공정에 의해 세정된 반도체 기판(10)이 제공된다. 상기 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H2O)로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다. 상기 전처리 세정공정후, 웰(well; 미도시) 형성용 이온주입공정과 문턱전압 조절용 이온주입공정이 실시된다. 이때, 상기 이온주입공정들은 희생 산화막(sacrificial oxide; 미도시)을 스크린 산화막(screen oxide)으로 이용하여 실시된다. 이로써, 반도체 기판(10)에는 웰 영역이 형성된다. 상기 이온주입공정들이 완료된 후, 반도체 기판(10) 상에는 터널 산화막(12)이 형성된다. 한편, 도시되진 않았지만, 고전압 트랜지스터가 형성될 영역에는 고전압 게이트 산화막(high voltage gate oxide; 미도시)이 형성될 수 있다.Referring to FIG. 1, a semiconductor substrate 10 cleaned by a pretreatment cleaning process is provided. The pretreatment cleaning process is performed with DHF (Diluted HF) followed by SC-1 (NH 4 OH / H 2 O 2 / H 2 O), or with BOE (Buffer Oxide Etchant) followed by SC-1 It can be carried out as. After the pretreatment cleaning process, an ion implantation process for forming a well and an ion implantation process for adjusting a threshold voltage are performed. In this case, the ion implantation process is performed using a sacrificial oxide (not shown) as a screen oxide. As a result, a well region is formed in the semiconductor substrate 10. After the ion implantation processes are completed, the tunnel oxide film 12 is formed on the semiconductor substrate 10. Although not shown, a high voltage gate oxide (not shown) may be formed in a region where a high voltage transistor is to be formed.
상기 터널 산화막(12)이 형성된 후, 상기 터널 산화막(12) 상에는 제1 폴리실리콘막(14) 및 패드 질화막(16)이 순차적으로 증착된다. 이때, 패드 질화막(16)은 후속 공정을 통해 상부에 마스크용 산화막(18)이 증착됨에 따라 종래에 비해 두께를 얇게 가져가는 것이 가능하다. 즉, 패드 질화막(16)의 두께를 얇게 가져가더라도 마스크용 산화막(18)을 통해 보상된다. 바람직하게는 상기 패드 질화막(16)은 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 500Å 내지 1200Å의 두께로 증착된다. 그런 다음, 패드 질화막(16) 상부에는 마스크용 산화막(18)이 형성된다. 이때, 마스크용 산화막(18)은 도 2에서 소자 분리마스크를 이용한 식각공정시 패드 질화막(16)이 노출되지 않도록 800Å 내지 1200Å의 두께로 충분히 두껍게 증착된다. 바람직하게는 도 2에서 실시되는 트렌치(20)를 형성하기 위한 하드 마스크 식각공정(hard mask etch)시 패드 질화막(16)이 노출되지 않도록 충분히 두껍게 증착된다. 또한, 마스크용 산화막(18)은 HDP(High Density Plasma) 산화막으로 형성될 수 있다.After the tunnel oxide film 12 is formed, the first polysilicon film 14 and the pad nitride film 16 are sequentially deposited on the tunnel oxide film 12. In this case, the pad nitride film 16 may have a thickness thinner than that of the prior art as the mask oxide film 18 is deposited thereon through a subsequent process. That is, even if the thickness of the pad nitride film 16 is made thin, it is compensated through the mask oxide film 18. Preferably, the pad nitride layer 16 is deposited to a thickness of 500 kV to 1200 kV in a low pressure chemical vapor deposition (LP-CVD) method. Then, a mask oxide film 18 is formed on the pad nitride film 16. At this time, the mask oxide film 18 is sufficiently thick to have a thickness of 800 Å to 1200 Å so that the pad nitride layer 16 is not exposed during the etching process using the device isolation mask in FIG. 2. Preferably, the pad nitride layer 16 is sufficiently thick so that the pad nitride layer 16 is not exposed during the hard mask etch process for forming the trench 20 of FIG. 2. In addition, the mask oxide film 18 may be formed of an HDP (High Density Plasma) oxide film.
도 2를 참조하면, 도 1에서 마스크용 산화막(18)이 형성된 후, 하드 마스크 식각공정이 실시된다. 우선, 상기 반도체 구조물층이 형성된 반도체 기판(10) 상에는 포토레지스트(photoresist)가 도포되고, 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정에 의해 소자 분리마스크(미도시)가 형성된다. 이후, 상기 소자 분리마스크를 이용한 식각공정을 실시하여 마스크용 산화막(18)이 패터닝된다. 이때, 상기 식각공정은 질화막과 산화막 간의 선택비를 갖는 공정조건으로 실시되는 것이 바람직하다. 이후, 상기 소자 분리마스크는 스트립 공정(strip)을 통해 제거된다.Referring to FIG. 2, after the mask oxide film 18 is formed in FIG. 1, a hard mask etching process is performed. First, a photoresist is applied on the semiconductor substrate 10 on which the semiconductor structure layer is formed, and a device isolation mask (not shown) is formed by an exposure process and a development process using a photo mask. Thereafter, an etching process using the device isolation mask is performed to pattern the oxide film 18 for a mask. In this case, the etching process is preferably carried out under process conditions having a selectivity between the nitride film and the oxide film. Thereafter, the device isolation mask is removed through a strip process.
상기 마스크용 산화막(18)이 패터닝된 후, 상기 마스크용 산화막(18) 패턴을 식각 마스크로 이용한 하드 마스크 식각공정이 실시된다. 상기 하드 마스크 식각공정을 통해 패드 산화막(16), 제1 폴리실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)이 순차적으로 식각되어 반도체 기판(10)에는 STI(Shallow Trench Isolation) 구조의 트렌치(trench; 20)가 형성된다. 이로써, 필드영역(field)과 활성영역(active)이 정의된다.After the mask oxide film 18 is patterned, a hard mask etching process using the mask oxide film 18 as an etching mask is performed. The pad oxide layer 16, the first polysilicon layer 14, the tunnel oxide layer 12, and the semiconductor substrate 10 are sequentially etched through the hard mask etching process, and the STI (Shallow Trench Isolation) is applied to the semiconductor substrate 10. A trench 20 in the structure is formed. In this way, a field area and an active area are defined.
도 3을 참조하면, 도 2에서 트렌치(20)가 형성된 후, 노출되는 상기 트렌치(20), 터널 산화막(12) 및 제1 폴리실리콘막(14)의 내부면에는 월 산화막(wall oxide; 22)이 형성된다. 이때, 월 산화막(22)은 건식 또는 습식산화방식으로 형성될 수 있다. 예컨대, 월 산화막(20)은 제1 폴리실리콘막(14)의 재결정화를 방지하기 위하여 800℃ 내지 900℃의 온도범위내에서 형성되며, 모니터링 웨이퍼 타겟(monitoring wafer target) 기준으로 30Å 내지 100Å의 두께로 형성되는 것이 바람직하다. 상기 월 산화막(20)을 형성하기 위한 월 산화공정은 트렌치(20) 형성공정시 트렌치(20)의 측벽의 식각 손상을 보상하고, 트렌치(20)의 상부/저부 모서리 부위의 라운딩(rounding) 처리와 활성영역의 임계치수(Critical Demension)를 감소시키기 위함이다. 그런 다음, 상기 트렌치(20) 내부에는 보이드(void)가 발생되지 않도록 소자 분리막용 HDP(High Density Plasma) 산화막(24)이 갭 필링(gapfilling)된다. 이때, HDP 산화막(24)은 4000Å 내지 10000Å 정도의 두께로 증착된다.Referring to FIG. 3, after the trench 20 is formed in FIG. 2, wall oxides 22 may be formed on inner surfaces of the trench 20, the tunnel oxide layer 12, and the first polysilicon layer 14 that are exposed. ) Is formed. In this case, the wall oxide layer 22 may be formed by a dry or wet oxidation method. For example, in order to prevent recrystallization of the first polysilicon film 14, the wall oxide film 20 is formed in a temperature range of 800 ° C. to 900 ° C., and has a thickness of 30 μm to 100 μm based on a monitoring wafer target. It is preferably formed in thickness. The wall oxidation process for forming the wall oxide film 20 compensates for the etching damage of the sidewalls of the trench 20 during the trench 20 forming process, and rounding the upper / lower corners of the trench 20. This is to reduce the critical dimension of the active region. Then, the HDP (High Density Plasma) oxide film 24 for device isolation is gap-filled so that voids do not occur in the trench 20. At this time, the HDP oxide film 24 is deposited to a thickness of about 4000 kPa to 10,000 kPa.
도 4를 참조하면, 도 3에서 HDP 산화막(24)이 갭 필링된 후, 패드 질화막(16)을 베리어(barrier)로 이용한 CMP 공정을 통해 전체 구조 상부는 평탄화된다. 이때, 마스크용 산화막(18)은 제거된다. 이로써, 평탄화되는 전체 구조 상부는 웨이퍼(wafer) 전면에 걸쳐 균일한 EFH(Effective Fox Height)를 갖도록 평탄화된다.Referring to FIG. 4, after the HDP oxide layer 24 is gap-filled in FIG. 3, the upper portion of the entire structure is planarized through a CMP process using the pad nitride layer 16 as a barrier. At this time, the mask oxide film 18 is removed. Thus, the entire structure top planarized is planarized to have a uniform effective fox height (EFH) over the entire wafer surface.
도 5를 참조하면, 도 4에서 평탄화공정이 실시된 후, 전체 구조 상부에 대하여 전처리 세정공정이 실시된다. 이때, 상기 전처리 세정공정은 SC-1(NH4OH/H2O2/H2O)로 세정한 후 DHF(Diluted HF; HF:H2O이 1:50)로 실시되는 것이 바람직하다. 그런 다음, 패드 질화막(16)을 제거하기 위한 스트립 공정(strip)이 실시된다. 상기 스트립 공정은 인산(H3PO4)을 이용한다. 이로써, 소자 분리막(26)이 형성된다.Referring to FIG. 5, after the planarization process is performed in FIG. 4, a pretreatment cleaning process is performed on the entire structure. At this time, the pretreatment washing step is preferably performed with DHF (Diluted HF; HF: H 2 O 1:50) after washing with SC-1 (NH 4 OH / H 2 O 2 / H 2 O). Then, a strip process for removing the pad nitride film 16 is performed. The strip process uses phosphoric acid (H 3 PO 4 ). As a result, the device isolation layer 26 is formed.
상기 스트립 공정후, 전체 구조 상부에는 제2 폴리실리콘막(28)이 증착된다. 이때, 제2 폴리실리콘막(28)은 SiH4가스, 또는 Si2H6가스와 PH3가스의 혼합가스를 소오스 가스로 하여 510℃ 내지 550℃ 온도와 0.1Torr 내지 3Torr의 압력범위내에서 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착된다. 또한, 제2 폴리실리콘막(28)은 도프트(doped) 폴리실리콘막으로 증착되며, 도핑되는 인 농도는 1.0E20atoms/cc 내지 2.0E20atoms/cc 정도의 도핑 레벨(level)을 부여하여1000Å 내지 2000Å으로 증착된다.After the strip process, a second polysilicon film 28 is deposited on the entire structure. At this time, the second polysilicon film 28 is made of SiH 4 gas, or a mixture gas of Si 2 H 6 gas and PH 3 gas as a source gas, and LP in a pressure range of 510 ° C. to 550 ° C. and a pressure of 0.1 Torr to 3 Torr. It is deposited by a low pressure chemical vapor deposition (CVD) method. In addition, the second polysilicon film 28 is deposited as a doped polysilicon film, and the doped phosphorus concentration is given at a doping level of about 1.0E20 atoms / cc to 2.0E20 atoms / cc to 1000 kPa to 2000 kPa. Is deposited.
도 6을 참조하면, 도 5에서 제2 폴리실리콘막(28)이 증착된 후, 리소그래피(lithography) 공정을 통해 플로팅 게이트(30)가 형성된다. 이때, 플로팅 게이트(30)는 외측벽이 수직 또는 약간의 경사를 갖도록 식각되어 형성된다. 이로써, 인접한 플로팅 게이트(미도시) 과의 스페이스(space)를 확보하는 것이 가능하다.Referring to FIG. 6, after the second polysilicon layer 28 is deposited in FIG. 5, the floating gate 30 is formed through a lithography process. In this case, the floating gate 30 is formed by etching the outer wall to have a vertical or slight inclination. As a result, it is possible to secure a space with an adjacent floating gate (not shown).
일반적으로, 도 7a에 도시된 바와 같이 포토레지스트 패턴(PR)을 식각 마스크로 이용한 식각공정을 통해 트렌치를 형성하는 경우 식각공정후 제1 폴리실리콘막의 프로파일을 보면, 제1 폴리실리콘막의 측벽이 경사(원형안 참조)지게 형성됨을 알 수 있다. 반면, 도 7b에 도시된 바와 같이 패드 질화막을 식각 마스크로 이용한 하드 마스크 식각공정을 통해 트렌치를 형성하는 경우 식각공정후 제1 폴리실리콘막의 프로파일을 보면, 제1 폴리실리콘막의 측벽이 수직 프로파일(verticle profile)을 갖는다. 그러나, 이 경우에는 패드 질화막만을 이용하여 하드 마스크 식각공정이 실시됨에 따라 포토레지스트 패턴을 식각 마스크로 이용할 때보다 두배 이상의 두께의 패드 질화막이 필요하게 된다. 이때, 두꺼운 패드 질화막으로 인한 터널 산화막(페리지역에서는, 고전압 게이트 산화막)에 스트레스(stress)가 인가되어 터널 산화막의 F-N 터널링 특성/CCST 특성 등의 열화가 유발될 수 있다. 그러나, 본 발명의 바람직한 실시예에서는 하드 마스크로 패드 질화막(16)과 마스크용 산화막(18)의 적층(double layer) 구조가 이용되기 때문에 종래기술에서와 같은 문제가 발생되지 않는다.In general, when the trench is formed through an etching process using the photoresist pattern PR as an etching mask, as shown in FIG. 7A, when the profile of the first polysilicon film is viewed after the etching process, the sidewall of the first polysilicon film is inclined. It can be seen that it is formed (see circular drawing). On the other hand, when the trench is formed through a hard mask etching process using the pad nitride layer as an etching mask, as shown in FIG. 7B, when the profile of the first polysilicon layer is viewed after the etching process, the sidewall of the first polysilicon layer is a vertical profile (verticle). profile). However, in this case, as the hard mask etching process is performed using only the pad nitride film, a pad nitride film having a thickness of twice or more than that of using the photoresist pattern as the etching mask is required. In this case, stress is applied to the tunnel oxide layer (high voltage gate oxide layer in the ferry region) due to the thick pad nitride layer, which may cause deterioration such as F-N tunneling characteristic / CCST characteristic of the tunnel oxide layer. However, in the preferred embodiment of the present invention, since the double layer structure of the pad nitride film 16 and the mask oxide film 18 is used as the hard mask, the same problem as in the prior art does not occur.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같이, 본 발명에 의하면, 패드 질화막 상에 마스크용 산화막을 증착한 후, 트렌치를 형성하기 위한 식각공정시 상기 마스크용 산화막과 패드 질화막을 식각 마스크로 하드 마스크 식각공정을 실시함으로써 포토레지스트 패턴의 마진(margin) 확보가 용이하다.As described above, according to the present invention, a photoresist is formed by depositing a mask oxide film on a pad nitride film and then performing a hard mask etching process using the mask oxide film and the pad nitride film as an etching mask during an etching process for forming a trench. It is easy to secure the margin of the pattern.
또한, 본 발명에 의하면, 트렌치 형성공정시 마스크용 산화막과 패드 질화막의 적층 구조를 하드 마스크로 이용함으로써 웨이퍼 전면에 걸쳐 균일한 EFH 확보가 가능하다.In addition, according to the present invention, it is possible to ensure uniform EFH over the entire surface of the wafer by using a stacked structure of a mask oxide film and a pad nitride film as a hard mask during the trench formation process.
또한, 본 발명에 의하면, 트렌치 형성공정시 마스크용 산화막과 패드 질화막의 적층 구조를 하드 마스크로 이용함으로써 패드 질화막의 두께를 얇게 가져가는 것이 가능하여 두꺼운 패드 질화막에 의해 산화막으로 가해지는 스트레스를 최소화시킬 수 있다.In addition, according to the present invention, by using a stacked structure of the mask oxide film and the pad nitride film as a hard mask during the trench formation process, the thickness of the pad nitride film can be reduced to minimize the stress applied to the oxide film by the thick pad nitride film. Can be.
또한, 본 발명에 의하면, 마스크용 산화막을 소자 분리막과 동일한 물질로 형성함으로써 후속 CMP(Chemical Mechanical Polishing) 공정을 수행하기가 그 만큼 쉽다.In addition, according to the present invention, it is easy to perform a subsequent CMP (chemical mechanical polishing) process by forming the mask oxide film from the same material as the device isolation film.
또한, 본 발명에 의하면, SA-STI(Self Aligned Shallow Trench Isolation) 공정의 적용에 따라 월 산화공정에 의해 트렌치 모서리(corner)에 원하는 두께 보다 작게 증착되는 게이트 산화막 얇아짐 현상을 방지할 수 있다. 또한, 임계치수(Critical Demension) 만큼의 활성영역을 확보할 수 있어 소자의 리텐션 패일(fail)이나 빠른 소거 동작 등의 전기적인 특성이 개선되어 신뢰성을 확보할 수 있다.In addition, according to the present invention, the gate oxide film thinning may be prevented from being deposited at a trench corner smaller than a desired thickness by a monthly oxidation process according to the application of a self aligned shallow trench isolation (SA-STI) process. In addition, since an active area corresponding to a critical dimension can be secured, electrical characteristics such as retention failure and fast erase of the device can be improved, thereby ensuring reliability.
또한, 본 발명에 의하면, 노출되는 터널 산화막을 보호하도록 월 산화막을 형성하여 터널 산화막의 공격을 방지함으로써 채널 폭(channel width) 내에서의 균일한 터널 산화막을 형성할 수 있다.In addition, according to the present invention, a wall oxide film is formed to protect the exposed tunnel oxide film to prevent attack of the tunnel oxide film, thereby forming a uniform tunnel oxide film within a channel width.
또한, 본 발명에 의하면, 복잡한 공정 및 장비의 추가 소요없이 기존의 장비와 공정을 이용하여 낮은 비용(low cost)와 높은 신뢰성(high reliability)를 가지는 반도체 소자를 형성할 수 있다.In addition, according to the present invention, a semiconductor device having low cost and high reliability can be formed using existing equipment and processes without additional complicated processes and equipment.
Claims (6)
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|---|---|---|---|
| KR1020030043617A KR20050002248A (en) | 2003-06-30 | 2003-06-30 | Method for forming a floating gate in flash memory device |
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| KR1020030043617A KR20050002248A (en) | 2003-06-30 | 2003-06-30 | Method for forming a floating gate in flash memory device |
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| KR1020030043617A KR20050002248A (en) | 2003-06-30 | 2003-06-30 | Method for forming a floating gate in flash memory device |
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| KR (1) | KR20050002248A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100784083B1 (en) * | 2005-06-13 | 2007-12-10 | 주식회사 하이닉스반도체 | Method for manufacturing floating gate of flash memory device |
-
2003
- 2003-06-30 KR KR1020030043617A patent/KR20050002248A/en not_active Application Discontinuation
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