KR20050001512A - A Method for manufacturing of Bottom Gate type Thin Film Transistor Device - Google Patents
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Abstract
Description
본 발명은 박막트랜지스터 소자에 관한 것이다. 상기 박막트랜지스터 소자는 게이트 전극, 반도체층, 소스 전극, 드레인 전극으로 이루어지며, 특히 본 발명에서는 게이트 전극이 최하부층에 위치하고, 반도체층이 비정질 실리콘(a-Si) 물질로 이루어지는 버텀 게이트형(bottom gate type) 비정질 실리콘 박막트랜지스터 소자의 제조 방법에 관한 것이다.The present invention relates to a thin film transistor element. The thin film transistor element includes a gate electrode, a semiconductor layer, a source electrode, and a drain electrode. In particular, in the present invention, the gate electrode is positioned at the lowermost layer, and the bottom layer is formed of an amorphous silicon (a-Si) material. gate type) A method for manufacturing an amorphous silicon thin film transistor device.
상기 박막트랜지스터 소자는, 주로 액정표시장치용 스위칭 소자로 이용되고, 상기 박막트랜지스터 소자에 의해 화면을 표시하는 최소 단위인 화소별로 전압을 온/오프(on/off)하는 액티브 매트릭스형(active matrix type) 액정표시장치가 주류를 이루고 있다.The thin film transistor element is mainly used as a switching element for a liquid crystal display device, and an active matrix type for turning on / off a voltage for each pixel that is a minimum unit for displaying a screen by the thin film transistor element. LCD displays are mainstream.
일반적으로 액정표시장치는 전계 생성 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고 두 기판 사이에 액정 물질을 삽입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 움직임으로써 액정 분자의 움직임에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다.In general, a liquid crystal display device is formed by arranging two substrates on which electric field generating electrodes are formed so that the surfaces on which two electrodes are formed face each other, inserting a liquid crystal material between the two substrates, and then applying voltage to the two electrodes. It is a device that expresses an image by the transmittance of light that varies depending on the movement of liquid crystal molecules by moving the liquid crystal molecules by an electric field.
도 1은 일반적인 액정표시장치에 대한 개략적인 사시도로서, 제 1, 2 기판(10, 30)이 서로 대향되게 배치되어 있고, 제 1 기판(10) 내부면에는 서로 교차되게 다수 개의 게이트 배선(12) 및 데이터 배선(14)이 형성되어 있으며, 게이트 배선(12) 및 데이터 배선(14)의 교차지점에는 박막트랜지스터(T)가 형성되어 있고, 게이트 배선(12) 및 데이터 배선(14)의 교차 영역으로 정의되는 화소 영역(P)에는 박막트랜지스터(T)와 연결되어 화소 전극(16)이 형성되어 있다.FIG. 1 is a schematic perspective view of a general liquid crystal display, in which first and second substrates 10 and 30 are disposed to face each other, and a plurality of gate lines 12 intersecting each other on an inner surface of the first substrate 10. ) And the data wiring 14 are formed, and a thin film transistor T is formed at the intersection of the gate wiring 12 and the data wiring 14, and the intersection of the gate wiring 12 and the data wiring 14 is formed. The pixel electrode 16 is connected to the thin film transistor T in the pixel region P defined as the region.
그리고, 상기 제 2 기판(30)의 내부면에는 컬러필터층(32)과 공통 전극(34)이 차례대로 형성되어 있고, 화소 전극(16)과 공통 전극(34) 사이에는 액정층(50)이 개재되어 있다.The color filter layer 32 and the common electrode 34 are sequentially formed on the inner surface of the second substrate 30, and the liquid crystal layer 50 is disposed between the pixel electrode 16 and the common electrode 34. Intervened.
또한, 상기 제 1, 2 기판(10, 30)의 배면에는 제 1, 2 편광판(52, 54)이 각각 배치되어 있고, 제 1 편광판(52)의 배면에는 빛을 공급하는 광원장치인 백라이트가 배치되어 있다.In addition, first and second polarizing plates 52 and 54 are disposed on the rear surfaces of the first and second substrates 10 and 30, respectively, and a backlight, which is a light source device for supplying light, is provided on the rear surface of the first polarizing plate 52. It is arranged.
상기 액정표시장치에서 박막트랜지스터는 화소 전극에 인가되는 전압의 온/오프를 조절하는 스위칭 역할을 하여, 상기 박막트랜지스터는 액정표시장치의 소자 특성을 결정짓는 매우 중요한 역할을 한다.In the liquid crystal display, the thin film transistor plays a switching role of controlling on / off of a voltage applied to the pixel electrode, and the thin film transistor plays a very important role in determining device characteristics of the liquid crystal display.
이하, 종래의 박막트랜지스터 소자의 제조 공정에 대해서 설명하며, 게이트 전극을 최하부층으로 하는 버텀 게이트형(bottom gate type) 박막트랜지스터 소자를 일 예로 하여 설명한다.Hereinafter, a manufacturing process of a conventional thin film transistor element will be described, and a bottom gate type thin film transistor element having a gate electrode as a lower layer will be described as an example.
버텀 게이트형 박막트랜지스터 소자는, 현재 가장 널리 쓰이는 구조로서 게이트 절연막과 비정질 실리콘층 사이의 계면이 공기에 노출되지 않고 동일 챔버 안에서 게이트 절연막과 비정질 실리콘막과 불순물 비정질 실리콘막 등을 연속적으로 증착할 수 있어, 박막트랜지스터 소자의 전기적 특성이 좋고 공정이 단순한 이점을 가진다.The bottom gate type thin film transistor device is the most widely used structure, and the interface between the gate insulating film and the amorphous silicon layer is not exposed to air, and the gate insulating film, the amorphous silicon film, and the impurity amorphous silicon film can be continuously deposited in the same chamber. Therefore, the electrical characteristics of the thin film transistor element are good and the process has a simple advantage.
도 2a 내지 2i는 종래의 버텀 게이트형 비정질 실리콘 박막트랜지스터 소자의 제조 공정을 단계별로 나타낸 단면도이다.2A through 2I are cross-sectional views illustrating a step of manufacturing a conventional bottom gate type amorphous silicon thin film transistor device.
도 2a는, 기판(70) 상에 제 1 금속물질층(72)을 증착하는 단계이고, 도 2b는, 제 1 금속물질층(72) 상부에 감광성 물질을 이용한 사진식각 공정(photolithography)에 의해 제 1 PR 패턴(74)을 형성하는 단계이다.FIG. 2A is a step of depositing a first metal material layer 72 on a substrate 70. FIG. 2B is a photolithography method using a photosensitive material on the first metal material layer 72. The first PR pattern 74 is formed.
도면으로 상세히 제시하지 않았지만, 상기 제 1 PR 패턴(74)은, 상기 제 1 금속물질층(72) 상부에 감광성 물질인 PR(photo resist)층을 도포하는 단계와, 상기 PR층 상부에 오픈부를 가지는 마스크를 배치한 다음, 상기 PR층을 노광처리하는 단계와, 상기 노광처리된 PR층을 현상하는 단계를 포함하여 형성된다.Although not shown in detail in the drawings, the first PR pattern 74 may include applying a photoresist layer (PR), which is a photosensitive material, on the first metal material layer 72, and an open portion on the PR layer. And a mask, and then exposing the PR layer and developing the exposed PR layer.
도 2c는, 상기 제 1 PR 패턴(74)을 마스크로 이용하여 노출된 제 1 금속물질층(72) 영역을 식각하는 단계와, 상기 제 1 PR 패턴(74)을 스트립하는 단계를 거쳐 게이트 전극(76)을 형성하는 단계이다.FIG. 2C illustrates a process of etching a region of an exposed first metal material layer 72 using the first PR pattern 74 as a mask and stripping the first PR pattern 74. Step 76 forms.
도 2d는, 상기 게이트 전극(76)을 덮는 영역에 게이트 절연막(78), 순수 비정질 실리콘층(80), 불순물 비정질 실리콘층(82)을 연속적으로 증착하는 단계이고,도 2e는 상기 불순물 비정질 실리콘층(82) 상부의 게이트 전극(76)을 덮는 위치에 제 2 PR 패턴(84)을 형성하는 단계이다. 상기 제 2 PR 패턴(84)은 제 1 PR 패턴(상기 도 2b의 74)과 동일한 공정 단계를 거쳐 형성할 수 있다.FIG. 2D illustrates a step of continuously depositing the gate insulating layer 78, the pure amorphous silicon layer 80, and the impurity amorphous silicon layer 82 in a region covering the gate electrode 76, and FIG. 2E illustrates the impurity amorphous silicon. The second PR pattern 84 is formed at a position covering the gate electrode 76 on the layer 82. The second PR pattern 84 may be formed through the same process steps as the first PR pattern (74 in FIG. 2B).
도 2f는, 상기 제 2 PR 패턴(84)을 마스크로 이용하여, 노출된 불순물 비정질 실리콘층(82) 및 순수 비정질 실리콘층(80)을 식각하여, 상기 제 2 PR 패턴(84)과 대응된 패턴 구조의 반도체층(86)을 형성하는 단계이다.FIG. 2F illustrates that the exposed impurity amorphous silicon layer 82 and the pure amorphous silicon layer 80 are etched using the second PR pattern 84 as a mask to correspond to the second PR pattern 84. In this step, the semiconductor layer 86 having a pattern structure is formed.
상기 반도체층(86)은, 식각처리된 순수 비정질 실리콘층(80)으로 이루어진 액티브층(86a ; active layer)과, 식각처리된 불순물 비정질 실리콘층(82)으로 이루어진 오믹콘택층(86b ; ohmic contact layer)으로 이루어진다.The semiconductor layer 86 may include an active layer 86a formed of an etched pure amorphous silicon layer 80 and an ohmic contact layer 86b formed of an etched impurity amorphous silicon layer 82. layer).
도 2g는, 상기 반도체층(86)을 덮는 영역에 제 2 금속물질층(88)을 증착하는 단계이고, 도 2h는 상기 제 2 금속물질층(88) 상부의 반도체층(86)을 덮는 영역에, 상기 반도체층(86)의 중앙부를 기점으로 서로 이격되게 위치하는 제 3 PR 패턴(90)을 형성하는 단계이다.FIG. 2G illustrates a step of depositing a second metal material layer 88 in a region covering the semiconductor layer 86, and FIG. 2H illustrates a region covering a semiconductor layer 86 on the second metal material layer 88. The third PR pattern 90 may be formed to be spaced apart from each other at the center of the semiconductor layer 86.
도 2i는, 상기 제 3 PR 패턴(90)을 마스크로 이용하여 노출된 제 2 금속물질층(88) 영역을 식각하여, 상기 제 3 PR 패턴(90)과 대응된 패턴 구조의 소스 전극(92) 및 드레인 전극(94)을 형성하는 단계이다.FIG. 2I illustrates a source electrode 92 having a pattern structure corresponding to the third PR pattern 90 by etching an exposed region of the second metal material layer 88 using the third PR pattern 90 as a mask. ) And the drain electrode 94.
이 단계에서는, 상기 소스 전극(92) 및 드레인 전극(94)을 마스크로 이용하여, 상기 소스 전극(92) 및 드레인 전극(94) 사이 구간에 위치하는 오믹콘택층(86b)을 제거하고, 그 하부층을 이루는 액티브층(86a)을 노출시켜, 노출된 액티브층(86a) 영역을 채널(ch ; channel)로 구성하는 단계를 포함한다.In this step, the ohmic contact layer 86b positioned in the section between the source electrode 92 and the drain electrode 94 is removed by using the source electrode 92 and the drain electrode 94 as a mask. Exposing the active layer 86a constituting the lower layer to configure the exposed active layer 86a as a channel (ch).
상기 게이트 전극(76), 반도체층(86), 소스 전극(92), 드레인 전극(94)은 박막트랜지스터 소자(T)를 이룬다.The gate electrode 76, the semiconductor layer 86, the source electrode 92, and the drain electrode 94 form a thin film transistor element T.
이와 같이, 종래의 버텀 게이트형 비정질 실리콘 박막트랜지스터 소자의 제조 공정에서, 특히 반도체층의 패터닝 공정을 살펴보면, PR층 도포 단계, 노광 단계, 현상 단계를 포함함에 따라, 공정수, 공정시간, 생산 단가 등이 증가되어 생산 수율이 저하되는 문제점이 있었다.As described above, in the manufacturing process of the conventional bottom gate type amorphous silicon thin film transistor device, in particular, the patterning process of the semiconductor layer, the process number, process time, production cost, including the PR layer coating step, exposure step, development step There was a problem that the production yield is reduced due to the increase.
이러한 문제점을 해결하기 위하여, 본 발명에서는 공정이 단순화된 버텀 게이트형 비정질 실리콘 박막트랜지스터 소자의 제조 방법을 제공하는 것을 목적으로 한다.In order to solve this problem, it is an object of the present invention to provide a method for manufacturing a bottom gate type amorphous silicon thin film transistor device with a simplified process.
이를 위하여, 본 발명에서는 비정질 실리콘층의 상부를 일부 결정화하여, 결정화 상태의 실리콘 영역과 비정질 상태의 실리콘 영역 간의 식각 속도 차이를 이용하여, 결정화된 실리콘 영역을 선택적으로 식각하는 방법에 의해, 별도의 반도체층용 사진식각 공정을 생략하고자 한다.To this end, in the present invention, by partially crystallizing an upper portion of the amorphous silicon layer, by using a method of selectively etching the crystallized silicon region by using an etching rate difference between the silicon region in the crystallized state and the silicon region in the amorphous state, The photolithography process for the semiconductor layer is omitted.
도 1은 일반적인 액정표시장치에 대한 개략적인 사시도.1 is a schematic perspective view of a general liquid crystal display device.
도 2a 내지 2i는 종래의 버텀 게이트형 비정질 실리콘 박막트랜지스터 소자의 제조 공정을 단계별로 나타낸 단면도.2A to 2I are cross-sectional views illustrating a step of manufacturing a conventional bottom gate type amorphous silicon thin film transistor device.
도 3a 내지 3f는 본 발명의 제 1 실시예에 따른 버텀 게이트형 비정질 실리콘 박막트랜지스터 소자의 제조 공정을 단계별로 나타낸 단면도.3A to 3F are cross-sectional views showing step-by-step manufacturing processes of a bottom gate type amorphous silicon thin film transistor device according to a first embodiment of the present invention.
도 4a 내지 4c는 본 실시예에 따른 반도체층의 식각 공정 원리에 대한 도면.4A to 4C are drawings for the etching process principle of the semiconductor layer according to the present embodiment.
도 5는 본 발명의 제 2 실시예에 따른 버텀 게이트형 비정질 실리콘 박막트랜지스터 소자용 반도체층의 선택적 결정화 공정에 대한 도면.5 is a view showing a selective crystallization process of a semiconductor layer for a bottom gate type amorphous silicon thin film transistor device according to a second embodiment of the present invention.
도 6은 본 발명의 제 3 실시예에 따른 버텀 게이트형 비정질 실리콘 박막트랜지스터 소자를 포함하는 액정표시장치에 대한 개략적인 단면도.6 is a schematic cross-sectional view of a liquid crystal display device including a bottom gate type amorphous silicon thin film transistor element according to a third exemplary embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
110 : 기판 116 : 순수 비정질 실리콘층110 substrate 116 pure amorphous silicon layer
118 : 불순물 비정질 실리콘층 119 : 폴리 실리콘층118 impurity amorphous silicon layer 119 polysilicon layer
d1 : 비정질 실리콘층의 전체 두께d1: total thickness of the amorphous silicon layer
d2 : 폴리 실리콘층의 두께d2: thickness of the polysilicon layer
α: 폴리 실리콘층과 비정질 실리콘층 간의 식각 두께차α: etching thickness difference between the polysilicon layer and the amorphous silicon layer
d'1 : 폴리 실리콘층과 비대응 위치 상의 비정질 실리콘층의 전체 두께치d'1: Total thickness of amorphous silicon layer on non-corresponding position of polysilicon layer
d'2 : 폴리 실리콘층 하부에 위치하는 비정질 실리콘층의 전체 두께치d'2: Overall thickness value of the amorphous silicon layer located under the polysilicon layer
상기 목적을 달성하기 위하여, 본 발명의 제 1 특징에서는 기판 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 덮는 영역에 게이트 절연막, 비정질 실리콘층을 차례대로 형성하는 단계와; 상기 게이트 전극을 덮는 비정질 실리콘층영역을 제 1 영역으로 정의하고, 상기 제 1 영역의 표면을 선택적으로 결정화하여 폴리 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층의 식각 속도가 폴리 실리콘층의 식각 속도가 더 빠른 식각 조건에 의해, 상기 폴리 실리콘층을 제거하여, 상기 제 1 영역의 비정질 실리콘층과 그외 비정질 실리콘층 간에 단차를 형성하는 단계와; 상기 단차를 가지는 비정질 실리콘층을 과도 식각(over etch)하여, 상기 제 1 영역에 패터닝된 비정질 실리콘층을 반도체층으로 형성하는 단계와; 상기 반도체층 상부에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터 소자의 제조 방법을 제공한다.In order to achieve the above object, in a first aspect of the present invention, there is provided a method of forming a gate electrode on a substrate; Sequentially forming a gate insulating film and an amorphous silicon layer in a region covering the gate electrode; Defining an amorphous silicon layer region covering the gate electrode as a first region, and selectively crystallizing a surface of the first region to form a polysilicon layer; Removing the polysilicon layer to form a step between the amorphous silicon layer and the other amorphous silicon layer of the first region by an etching condition in which the etching rate of the amorphous silicon layer is faster than that of the polysilicon layer; ; Overetching the amorphous silicon layer having the step to form an amorphous silicon layer patterned in the first region as a semiconductor layer; It provides a method of manufacturing a thin film transistor device comprising forming a source electrode and a drain electrode on the semiconductor layer.
상기 비정질 실리콘층을 형성하는 단계에서는, 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 차례대로 형성하는 단계이고, 상기 반도체층은, 상기 순수 비정질 실리콘층의 식각을 통해 이루어진 액티브층과, 상기 불순물 비정질 실리콘층의 식각을 통해 이루어진 오믹콘택층으로 이루어지며, 상기 불순물 비정질 실리콘층의 두께치는 오믹콘택층의 두께치보다 큰값을 가지고, 상기 폴리 실리콘층은, 상기 불순물 비정질 실리콘층의 표면층에 형성하는 것을 특징으로 한다.In the forming of the amorphous silicon layer, a pure amorphous silicon layer and an impurity amorphous silicon layer are sequentially formed, and the semiconductor layer includes an active layer formed by etching the pure amorphous silicon layer and the impurity amorphous silicon. And an ohmic contact layer formed by etching the layer, wherein the impurity amorphous silicon layer has a thickness larger than that of the ohmic contact layer, and the polysilicon layer is formed on the surface layer of the impurity amorphous silicon layer. It is done.
상기 비정질 실리콘층에 대한 폴리 실리콘층의 식각 선택비는 0.6 ~ 0.8이고, 상기 선택적으로 결정화하는 단계는, 상기 비정질 실리콘층을 초기 용융시킬 수 있는 에너지 밀도를 가지는 결정화 단계이고, 상기 결정화 단계는, 레이저 에너지를 이용한 결정화 단계인 것을 특징으로 한다.The etching selectivity ratio of the polysilicon layer to the amorphous silicon layer is 0.6 to 0.8, wherein the selectively crystallizing is a crystallization step having an energy density capable of initially melting the amorphous silicon layer, wherein the crystallization step is It is characterized in that the crystallization step using the laser energy.
상기 선택적 결정화 단계는, 상기 게이트 전극과 동일 단계에서 동일 물질로 이루어지며, 상기 기판의 주변부에 위치하는 얼라인 키를 기준으로 이루어지는 것을 특징으로 한다.The selective crystallization step is made of the same material in the same step as the gate electrode, characterized in that made on the basis of the alignment key located in the periphery of the substrate.
본 발명의 제 2 특징에서는, 상기 제 1 특징에 따른 제조 방법에 따라 형성된 박막트랜지스터와, 상기 박막트랜지스터와 연결되는 화소 전극이 형성된 제 1 기판과; 상기 제 1 기판과 대향되게 배치되며, 공통 전극이 형성된 제 2 기판과; 상기 제 1, 2 기판 사이에 개재된 액정층을 포함하는 액정표시장치를 제공한다.According to a second aspect of the present invention, there is provided a thin film transistor formed according to the manufacturing method according to the first aspect, a first substrate having a pixel electrode connected to the thin film transistor; A second substrate disposed to face the first substrate and having a common electrode formed thereon; A liquid crystal display device including a liquid crystal layer interposed between the first and second substrates is provided.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
-- 제 1 실시예 --First Embodiment
도 3a 내지 3f는 본 발명의 제 1 실시예에 따른 버텀 게이트형 비정질 실리콘 박막트랜지스터 소자의 제조 공정을 단계별로 나타낸 단면도이다.3A to 3F are cross-sectional views illustrating step-by-step manufacturing processes of a bottom gate type amorphous silicon thin film transistor device according to a first embodiment of the present invention.
도 3a는 기판(110) 상에 제 1 금속물질을 형성한 다음, 사진식각 공정인 제 1 마스크 공정에 의해 게이트 전극(112)을 형성하는 단계이다.3A is a step of forming a gate electrode 112 by forming a first metal material on the substrate 110 and then performing a first mask process, which is a photolithography process.
상기 게이트 전극(112)은 비저항값이 낮은 금속물질에서 선택한다.The gate electrode 112 is selected from a metal material having a low specific resistance.
도 3b는, 상기 게이트 전극(112)을 덮는 영역에 게이트 절연막(114), 순수 비정질 실리콘층(116), 불순물 비정질 실리콘층(118)을 차례대로 증착하는 단계이다.3B illustrates a step of sequentially depositing the gate insulating layer 114, the pure amorphous silicon layer 116, and the impurity amorphous silicon layer 118 in the region covering the gate electrode 112.
이 단계에서, 상기 불순물 비정질 실리콘층(118)은 후속 식각 공정을 통해 표면층이 일부 제거되기 때문에, 기존의 증착두께보다 두껍게 형성한다.In this step, the impurity amorphous silicon layer 118 is formed to be thicker than the existing deposition thickness, because part of the surface layer is removed through a subsequent etching process.
도 3c는, 상기 불순물 비정질 실리콘층(118)을 탈수소(dehydrogenation)처리하는 단계와, 상기 불순물 비정질 실리콘층(118)을 선택적으로 결정화하여, 상기불순물 비정질 실리콘층(118)의 표면 영역 일부에 폴리 실리콘층(119)을 형성하는 단계이다. 상기 탈수소 처리 단계는 상기 불순물 비정질 실리콘층(118)에 결합된 수소 원자를 제거하는 단계로서, 비정질 실리콘을 완전히 탈수소해야 하는 기존의 폴리 실리콘 결정화 방법과 달리 짧은 시간과 낮은 온도만으로도 결정화를 위한 탈수소처리가 가능하게 된다.3C illustrates a step of dehydrogenation of the impurity amorphous silicon layer 118, and selectively crystallization of the impurity amorphous silicon layer 118, so that a portion of the surface area of the impurity amorphous silicon layer 118 is removed. The silicon layer 119 is formed. The dehydrogenation step is a step of removing hydrogen atoms bonded to the impurity amorphous silicon layer 118. Unlike the conventional polysilicon crystallization method in which amorphous silicon must be completely dehydrogenated, dehydrogenation for crystallization with a short time and low temperature is required. Becomes possible.
그리고, 상기 결정화 단계는 한 예로, 레이저 에너지를 이용한 결정화 단계에 해당되며, 표면 결정화만이 가능한 낮은 에너지 영역대의 레이저 조사가 필요하다. 비정질 실리콘을 용융시키는 에너지 밀도 영역은 에너지 밀도 크기에 따라 초기 용융 영역(partial melting area), 완전용융 근접 영역(near complete melting area), 완전용융 영역(complete melting area)으로 나눌 수 있는데, 이 단계에서는 초기 융용 영역대의 에너지 밀도를 이용하여 진행할 수 있다.In addition, the crystallization step corresponds to, for example, a crystallization step using laser energy, and laser irradiation in a low energy region only by surface crystallization is required. The energy density region for melting amorphous silicon can be divided into a partial melting area, a near complete melting area, and a complete melting area according to the energy density size. It can proceed using the energy density of an initial melting area | region.
도 3d는, 상기 폴리 실리콘층(119)을 완전히 제거하는 식각 단계이다. 상기 불순물 비정질 실리콘층(118) 및 순수 비정질 실리콘층(116)의 전체 두께를 "d1", 폴리 실리콘층(119)의 두께를 "d2"라고 했을 때, 상기 폴리 실리콘층(119)을 "d2" 만큼 완전히 제거하는 식각 단계에서, 불순물 비정질 실리콘층(118) 및 순수 비정질 실리콘층(116)은 "d2"+∝ 만큼 식각된다.3D is an etching step of completely removing the polysilicon layer 119. When the total thickness of the impurity amorphous silicon layer 118 and the pure amorphous silicon layer 116 is "d1" and the thickness of the polysilicon layer 119 is "d2", the polysilicon layer 119 is "d2". In the etching step of removing completely, the impurity amorphous silicon layer 118 and the pure amorphous silicon layer 116 are etched by " d2 "
이에 따라, 상기 식각 공정 후 폴리 실리콘층(119) 하부에 위치하는 불순물 비정질 실리콘층(118) 및 순수 비정질 실리콘층(119)의 전체 두께치(d'2)는 그외 불순물 비정질 실리콘층(118)과 순수 비정질 실리콘층(119)의 전체 두께치(d'1)보다 큰 값을 가지게 되므로, 이러한 두께치 차이에 의해 단차를 가지게 된다.Accordingly, the total thickness value d'2 of the impurity amorphous silicon layer 118 and the pure amorphous silicon layer 119 positioned below the polysilicon layer 119 after the etching process is determined by the other impurity amorphous silicon layer 118. And have a value larger than the total thickness value d'1 of the pure amorphous silicon layer 119, and thus have a step due to the difference in thickness values.
한 예로, 상기 식각 단계는 건식 식각 공정을 이용할 수 있다.For example, the etching step may use a dry etching process.
도 3e는, 상기 폴리 실리콘층(상기 도 3d의 119)이 제거된 상태에서 단차 특성을 가지는 불순물 비정질 실리콘층(118) 및 순수 비정질 실리콘층(116)을 과도 식각하여, 반도체층(120)을 형성하는 단계이다.3E illustrates that the semiconductor layer 120 is excessively etched by the impurity amorphous silicon layer 118 and the pure amorphous silicon layer 116 having stepped characteristics in a state where the polysilicon layer (119 of FIG. 3D) is removed. Forming.
실질적으로, 상기 도 3d, 3e는 한 번의 식각 공정을 통해 연속적으로 이루어질 수 있으며, 폴리 실리콘과 비정질 실리콘의 식각 속도 차이를 이용하여, 별도의 마스크 공정 추가없이 패터닝 공정을 진행하는 것을 특징으로 한다.3D and 3E may be continuously performed through one etching process, and the patterning process may be performed without using an additional mask process by using an etching rate difference between polysilicon and amorphous silicon.
좀 더 상세히 설명하면, 비정질 상태 실리콘 물질은 결정화 상태 실리콘 물질보다 성긴 구조를 가짐에 따라 결정화 상태 실리콘층보다 식각 속도가 빠르고, 이러한 식각 속도 차이에 의해 식각을 진행하게 되면, 선택적으로 결정화된 영역을 모두 식각시키는 동안 비정질 상태 실리콘 영역은 일부만 식각되고, 이 상태에서 과도 식각(over etch)을 고려하여 계속 식각 공정을 진행하게 되면 최종적으로 비정질 상태 실리콘 물질로 이루어진 반도체층(120)을 형성할 수 있다.In more detail, the amorphous silicon material has a coarser structure than the crystallized silicon material, and thus the etching speed is faster than that of the crystallized silicon layer. During etching, only a portion of the amorphous silicon region is etched, and if the etching process is continuously performed in consideration of overetching in this state, the semiconductor layer 120 made of the amorphous silicon material may be finally formed. .
통상적으로, 상기 비정질 실리콘 물질 대 폴리 실리콘 물질의 식각 선택비는 0.6 ~ 0.8의 값을 가진다.Typically, the etching selectivity of the amorphous silicon material to the polysilicon material has a value of 0.6 to 0.8.
상기 반도체층(120)은, 순수 비정질 실리콘 물질로 이루어진 액티브층(120a)과, 불순물 비정질 실리콘 물질로 이루어진 오믹콘택층(120b)으로 이루어진다.The semiconductor layer 120 includes an active layer 120a made of pure amorphous silicon material and an ohmic contact layer 120b made of impurity amorphous silicon material.
도 3f는, 상기 반도체층(120)을 덮는 영역에 제 2 금속물질을 형성한 다음,제 2 마스크 공정에 의해, 상기 반도체층(120) 상부에서 서로 이격되게 위치하는 소스 전극(122) 및 드레인 전극(124)을 형성하는 단계이다.3F illustrates a source metal 122 and a drain spaced apart from each other on the semiconductor layer 120 by forming a second metal material in a region covering the semiconductor layer 120 and then performing a second mask process. The electrode 124 is formed.
이 단계에서는, 상기 소스 전극(122) 및 드레인 전극(124)을 마스크로 이용하여, 소스 전극(122) 및 드레인 전극(124) 사이 구간에 위치하는 오믹콘택층(120b)을 제거하고, 그 하부층을 이루는 액티브층(120a)을 노출시켜, 노출된 액티브층(120a) 영역을 채널(ch)로 구성하는 단계를 포함한다.In this step, the ohmic contact layer 120b positioned in the section between the source electrode 122 and the drain electrode 124 is removed using the source electrode 122 and the drain electrode 124 as a mask, and the lower layer thereof. Exposing the active layer 120a to form a channel (ch).
상기 게이트 전극(112), 반도체층(120), 소스 전극(122), 드레인 전극(124)은 박막트랜지스터 소자(T)를 이룬다.The gate electrode 112, the semiconductor layer 120, the source electrode 122, and the drain electrode 124 form a thin film transistor element T.
도 4a 내지 4c는 본 실시예에 따른 반도체층의 식각 공정 원리에 대한 도면이다.4A to 4C are views illustrating an etching process principle of a semiconductor layer according to the present embodiment.
도 4a는 기판(130) 상에 비정질 실리콘층(132)을 증착하는 단계이다. 이 단계에서, 비정질 실리콘층(132)의 증착 두께를 "d3"로 정의한다.4A is a step of depositing an amorphous silicon layer 132 on the substrate 130. In this step, the deposition thickness of the amorphous silicon layer 132 is defined as "d3".
도 4b는, 상기 비정질 실리콘층(132)의 중앙부 만을 선택적으로 결정화하여, 중앙부에 폴리 실리콘층(134)을 형성하는 단계이다.4B is a step of selectively crystallizing only a central portion of the amorphous silicon layer 132 to form a polysilicon layer 134 in the central portion.
다음, 도 4c는 상기 비정질 실리콘층(132)을 완전히 제거하는 식각 조건 공정에 의해, 기판(130) 상에 "d4" 두께치를 가지는 폴리 실리콘층(134)이 남겨진 단계이다. 이 단계에서, 상기 폴리 실리콘층(134)이 선택적으로 남겨진 것은, 비정질 실리콘층(132)이 폴리 실리콘층(134)보다 식각 속도가 빠르기 때문이다.Next, FIG. 4C illustrates a step in which a polysilicon layer 134 having a thickness of “d4” is left on the substrate 130 by an etching condition process of completely removing the amorphous silicon layer 132. In this step, the polysilicon layer 134 is selectively left because the amorphous silicon layer 132 has a higher etching rate than the polysilicon layer 134.
상기 비정질 실리콘층(132)과 폴리 실리콘층(134) 간의 식각 선택비를 계산해보면,When the etching selectivity between the amorphous silicon layer 132 and the polysilicon layer 134 is calculated,
(d3 : 비정질 실리콘층의 두께(d3: thickness of amorphous silicon layer
d4 : 식각 공정 후 폴리 실리콘층의 두께d4: thickness of polysilicon layer after etching process
x : 비정질 실리콘층 대 폴리 실리콘층의 식각 선택비)x: etching selectivity of amorphous silicon layer to polysilicon layer)
상기 (1)의 관계식이 성립된다. 상기 (1) 관계식을 이용하여, 다음의 비정질 실리콘층(132)과 폴리 실리콘층(134)을 식각할 때 최종적으로 남는 폴리 실리콘층(134)의 두께에 따라 필요한 식각 선택비는 다음과 같다.The relational expression of (1) is established. The etching selectivity required according to the thickness of the polysilicon layer 134 finally remaining when the next amorphous silicon layer 132 and the polysilicon layer 134 are etched using the relationship (1) is as follows.
a) d3 = 1,500 Å, d4 = 500 Å일 경우, x = 0.67a) for d3 = 1,500 ms and d4 = 500 ms, x = 0.67
b) d3 = 2,000 Å, d4 = 500 Å일 경우, x = 0.75b) x = 0.75 for d3 = 2,000 μs and d4 = 500 μs
c) d3 = 2,500 Å, d4 = 400 Å일 경우, x = 0.84c) x = 0.84 when d3 = 2,500 Hz, d4 = 400 Hz
d) d3 = 1,500 Å, d4 = 300 Å일 경우, x = 0.8d) when d3 = 1,500 ms, d4 = 300 ms
한 예로, 레이저 장비를 이용한 비정질 실리콘층의 결정화 두께는 1,500 ~ 2,000 Å 범위에서 가장 안정적이다. 따라서, 비정질 실리콘층의 과도 식각을 고려하더라도 안정적인 식각선택비(x)는 0.6 ~ 0.8의 조건을 가지면 공정이 가능함을 알 수 있다.For example, the crystallization thickness of the amorphous silicon layer using the laser equipment is most stable in the range of 1,500 ~ 2,000 Å. Therefore, even when considering the excessive etching of the amorphous silicon layer it can be seen that the stable etching selectivity (x) has a condition of 0.6 ~ 0.8 can be processed.
이와 같이, 본 발명에 따른 버텀 게이트형 비정질 실리콘 박막트랜지스터 소자는, 비정질 실리콘층과 폴리 실리콘층간의 식각선택비를 조절하는 방법으로, 비정질 실리콘층의 액티브 영역 표면만을 선택적으로 결정화하는 단계와, 결정화 영역과 비정질 영역 간의 식각 속도차를 이용하여 결정화 영역을 완전히 제거하는 식각 조건에 의해 단차를 가지는 비정질 실리콘층을 형성하는 단계와, 상기 단차를 가지는 비정질 실리콘층을 과도 식각하는 방법으로 두께차에 의해 패터닝하는 방법에 의해 형성된 반도체층을 포함한다.As described above, the bottom gate type amorphous silicon thin film transistor device according to the present invention is a method of controlling an etching selectivity between an amorphous silicon layer and a polysilicon layer, and selectively crystallizing only the active region surface of the amorphous silicon layer, and crystallization. Forming an amorphous silicon layer having a step by etching conditions for completely removing the crystallized region by using an etching rate difference between the region and the amorphous region, and over-etching the amorphous silicon layer having the step by the thickness difference. And a semiconductor layer formed by the patterning method.
-- 제 2 실시예 --Second Embodiment
도 5는 본 발명의 제 2 실시예에 따른 버텀 게이트형 비정질 실리콘 박막트랜지스터 소자용 반도체층의 선택적 결정화 공정에 대한 도면으로서, 상기 도 3a 내지 도 3c 단계를 거친 기판의 평면도에 해당된다.FIG. 5 is a view illustrating a selective crystallization process of a semiconductor layer for a bottom gate type amorphous silicon thin film transistor device according to a second embodiment of the present invention, and corresponds to a plan view of a substrate that has been subjected to the steps of FIGS. 3A to 3C.
도시한 바와 같이, 제 1 영역(II)과, 제 1 영역(II)의 주변부를 이루는 제 2 영역(III)이 정의된 기판(210)이 배치되어 있다. 기판(210)의 제 1 영역(II)에는 화면을 구현하는 최소 단위인 화소 영역(P)별로 게이트 전극(212)을 가지며, 제 1 방향으로 다수 개의 게이트 배선(214)이 형성되어 있다. 그리고, 제 2 영역(III)의 네모서리부에는 게이트 배선(214)과 동일 단계에서 동일 물질로 이루어진 얼라인 키(220)가 각각 형성되어 있다.As illustrated, a substrate 210 in which a first region II and a second region III forming a periphery of the first region II is defined is disposed. The first region II of the substrate 210 has gate electrodes 212 for each pixel region P, which is the smallest unit for implementing a screen, and a plurality of gate lines 214 are formed in the first direction. The alignment key 220 made of the same material is formed at the same corner of the second region III in the same step as the gate wiring 214.
그리고, 상기 다수 개의 게이트 배선(214) 및 얼라인 키(220)를 덮는 영역에는 게이트 절연막(222), 비정질 실리콘층(224)이 차례대로 형성되어 있다. 도면으로 상세히 제시하지 않았지만, 상기 비정질 실리콘층(224)은 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 포함하는 실리콘층에 해당된다.The gate insulating layer 222 and the amorphous silicon layer 224 are sequentially formed in regions covering the plurality of gate lines 214 and the alignment key 220. Although not shown in detail in the drawing, the amorphous silicon layer 224 corresponds to a silicon layer including a pure amorphous silicon layer and an impurity amorphous silicon layer.
그리고, 상기 게이트 전극(212)을 덮는 영역에 위치하는 제 3 영역(IV)은 폴리 실리콘층(226)으로 이루어진 것을 특징으로 한다. 상기 폴리 실리콘층(226)은, 상기 얼라인 키(220)를 기준으로 상기 비정질 실리콘층(224)을 선택적으로 결정화하는 공정에 의해 이루어진다.In addition, the third region IV positioned in the region covering the gate electrode 212 may be formed of a polysilicon layer 226. The polysilicon layer 226 is formed by a process of selectively crystallizing the amorphous silicon layer 224 based on the alignment key 220.
즉, 본 실시예에서는 게이트 배선(214) 형성 단계에서 형성된 얼라인 키(220)를 기준으로, 별도의 공정추가없이 제 3 영역(IV)에 선택적으로 폴리 실리콘층(226)을 형성할 수 있다.That is, in the present exemplary embodiment, the polysilicon layer 226 may be selectively formed in the third region IV based on the alignment key 220 formed in the gate wiring 214 forming step. .
한 예로, 상기 제 1 영역(II)은 표시 영역, 제 2 영역(III)은 비표시 영역, 제 3 영역(IV)은 액티브 영역에 해당된다.For example, the first area II corresponds to the display area, the second area III corresponds to the non-display area, and the third area IV corresponds to the active area.
-- 제 3 실시예 --Third Embodiment
도 6은 본 발명의 제 3 실시예에 따른 버텀 게이트형 비정질 실리콘 박막트랜지스터 소자를 포함하는 액정표시장치에 대한 개략적인 단면도이며, 상기 제 1 실시예에 따른 제조 공정에 의해 형성된 박막트랜지스터 소자를 포함하는 것을 특징으로 한다.6 is a schematic cross-sectional view of a liquid crystal display including a bottom gate type amorphous silicon thin film transistor device according to a third embodiment of the present invention, and includes a thin film transistor device formed by a manufacturing process according to the first embodiment. Characterized in that.
도시한 바와 같이, 서로 대향되게 제 1, 2 기판(310, 330)이 배치되어 있고, 제 1 기판(310) 내부면에는 게이트 전극(312)이 형성되어 있으며, 게이트 전극(312)을 덮는 영역에는 게이트 절연막(314)이 형성되어 있고, 게이트 절연막(314) 상부에는 액티브층(316a), 오믹콘택층(316b)이 차례대로 적층된 구조의 반도체층(316)이 형성되어 있다. 상기 반도체층(316)은, 비정질 실리콘층의 표면 영역만을 선택적으로 결정화처리하여, 별도의 사진식각 공정없이 폴리 실리콘층과 비정질 실리콘층 간의 식각 속도차를 이용한 식각 공정에 의해 형성된 것을 특징으로 한다.As shown, the first and second substrates 310 and 330 are disposed to face each other, the gate electrode 312 is formed on the inner surface of the first substrate 310, and the region covering the gate electrode 312 is provided. A gate insulating film 314 is formed on the gate insulating film 314, and a semiconductor layer 316 having a structure in which the active layer 316a and the ohmic contact layer 316b are sequentially stacked is formed. The semiconductor layer 316 is selectively crystallized only on the surface area of the amorphous silicon layer, and is formed by an etching process using an etching rate difference between the polysilicon layer and the amorphous silicon layer without a separate photolithography process.
상기 반도체층(316) 상부에는 서로 이격되게 소스 전극(318) 및 드레인 전극(320)이 형성되어 있고, 상기 소스 전극(318) 및 드레인 전극(320) 사이 구간에는 오믹콘택층(316b)이 제거되고, 그 하부층을 이루는 액티브층(316a)이 노출된 영역으로 정의되는 채널부(ch)가 위치하고 있다. 상기 게이트 전극(312), 반도체층(316), 소스 전극(318), 드레인 전극(320)은 박막트랜지스터(T)를 이룬다. 상기 박막트랜지스터(T)를 덮는 영역에는 드레인 전극(320)을 일부 노출시키는 드레인 콘택홀(322)을 가지는 보호층(324)이 형성되어 있고, 보호층(324) 상부에는 드레인 콘택홀(322)을 통해 드레인 전극(320)과 연결되는 화소 전극(326)이 형성되어 있다.The source electrode 318 and the drain electrode 320 are formed on the semiconductor layer 316 so as to be spaced apart from each other, and the ohmic contact layer 316b is removed in the section between the source electrode 318 and the drain electrode 320. The channel portion ch defined as an area where the active layer 316a constituting the lower layer is exposed is located. The gate electrode 312, the semiconductor layer 316, the source electrode 318, and the drain electrode 320 form a thin film transistor T. A passivation layer 324 having a drain contact hole 322 for partially exposing the drain electrode 320 is formed in an area covering the thin film transistor T, and a drain contact hole 322 is formed on the passivation layer 324. The pixel electrode 326 connected to the drain electrode 320 is formed.
도면으로 제시하지 않았지만, 상기 게이트 전극(312)과 연결되어 제 1 방향으로 게이트 배선이 형성되고, 상기 소스 전극(318)과 연결되어 제 2 방향으로 데이터 배선이 형성된다.Although not shown in the drawings, a gate wiring is formed in the first direction by being connected to the gate electrode 312, and a data wiring is formed in the second direction by being connected with the source electrode 318.
상기 제 2 기판(330) 내부면의 박막트랜지스터(T)와 대응된 위치에 블랙매트릭스(332)가 형성되어 있고, 블랙매트릭스(332)를 컬러별 경계부로 하여 컬러필터층(334)이 형성되어 있으며, 컬러필터층(334) 하부에는 공통 전극(336)이 형성되어 있다.The black matrix 332 is formed at a position corresponding to the thin film transistor T on the inner surface of the second substrate 330, and the color filter layer 334 is formed using the black matrix 332 as a color-specific boundary. The common electrode 336 is formed under the color filter layer 334.
상기 화소 전극(326)과 공통 전극(336) 사이에는 액정층(350)이 개재되어 있다.The liquid crystal layer 350 is interposed between the pixel electrode 326 and the common electrode 336.
도면으로 제시하지 않았지만, 상기 제 1, 2 기판(310, 330)의 외부면에는 제 1, 2 편광판이 위치하고, 제 1 편광판의 배면에는 백라이트가 배치된다.Although not shown in the drawings, first and second polarizers are positioned on the outer surfaces of the first and second substrates 310 and 330, and a backlight is disposed on the rear surface of the first polarizer.
본 발명은 상기 실시예 들로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.The present invention is not limited to the above embodiments, and various changes can be made without departing from the spirit of the present invention.
이와 같이, 본 발명에 따른 버텀 게이트형 비정질 실리콘 박막트랜지스터 소자의 제조 방법은, 비정질 실리콘층의 표면 영역에 선택적으로 폴리 실리콘층을 형성하고, 폴리 실리콘과 비정질 실리콘의 식각 속도 차이에 의해 단차를 가지는 비정질 실리콘 패턴을 형성한 다음, 과도 식각하는 방법을 이용하여, 별도의 사진식각 공정없이 반도체층을 형성할 수 있어, 공정 단순화 및 제조 비용 절감을 통해 생산 수율을 향상시킬 수 있다.As described above, in the method of manufacturing the bottom gate type amorphous silicon thin film transistor device according to the present invention, a polysilicon layer is selectively formed on the surface region of the amorphous silicon layer, and has a step due to the difference in etching speed between the polysilicon and the amorphous silicon. After forming the amorphous silicon pattern and then over-etching, the semiconductor layer can be formed without a separate photolithography process, thereby improving production yield through process simplification and manufacturing cost reduction.
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KR1020030041695A KR20050001512A (en) | 2003-06-25 | 2003-06-25 | A Method for manufacturing of Bottom Gate type Thin Film Transistor Device |
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2003
- 2003-06-25 KR KR1020030041695A patent/KR20050001512A/en not_active Application Discontinuation
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