KR20040104792A - Method for testing memory cell in semiconductor memory - Google Patents
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Abstract
Description
본 발명은 반도체 메모리장치의 메모리 셀 테스트방법에 관한 것으로, 특히 특정 블록 메모리 셀의 결함이 발생할 시 다른 블록에 삽입된 리페어셀을 이용하여 결함이 발생한 셀을 리페어한 후 병렬비트 테스트를 할 수 있는 메모리 셀 테스트방법에 관한 것이다.The present invention relates to a test method of a memory cell of a semiconductor memory device, and in particular, when a defect of a specific block memory cell occurs, a parallel bit test can be performed after repairing a defective cell by using a repair cell inserted into another block. The present invention relates to a memory cell test method.
일반적으로 반도체 메모리 장치는 집적도가 크게 증가하여 메모리 셀들이 불량일 가능성이 매우 높으며, 초기 테스트에서 불량인 메모리 셀들이 존재하지 않더라도 반복되는 데이터 기입/독출에 의한 메모리 셀들의 불량 가능성도 존재한다.그리고 반도체 메모리장치는 다수의 메모리 셀들을 포함하는 메모리 블록들로 구획되어 있다. 이런 경우 반도체 메모리장치의 불량 가능성이 특정 메모리 블록에 집중될 수 있다. 이러한 불량 발생에 대비하여 메모리 셀의 불량을 테스트하기 위해 외부 테스트 장비를 이용하여 반도체 메모리장치에 포함된 메모리 셀들에 데이터를 입력한 후 다시 데이터를 출력하여 입력된 데이터와 출력된 데이터를 비교하여 불량 메모리 셀들을 검출한다. 상기 검출된 불량 메모리 셀들이 반도체 메모리장치의 내부에 포함된 리던던트(Redundant) 메모리 셀들로 리페어(Repair)된다. 반도체 메모리장치의 수율(Yield)은 상기 리던던트 메모리 셀들의 수와 불량 메모리 셀들을 리던던트 메모리 셀들로 대체하는 방법에 의하여 크게 영향을 받는다.In general, a semiconductor memory device has a high degree of integration, which is very likely to be a defective memory cell, and even if no defective memory cells exist in an initial test, there is a possibility of a defective memory cell due to repeated data writing / reading. The semiconductor memory device is divided into memory blocks including a plurality of memory cells. In this case, the possibility of failure of the semiconductor memory device may be concentrated in a specific memory block. In order to test the defect of the memory cell in preparation for the occurrence of such defect, input data into the memory cells included in the semiconductor memory device using an external test equipment, and then output the data again to compare the input data with the output data. Detect memory cells. The detected bad memory cells are repaired to redundant memory cells included in the semiconductor memory device. Yield of the semiconductor memory device is greatly affected by the number of redundant memory cells and a method of replacing defective memory cells with redundant memory cells.
현재 사용되고 있는 리페어 방법으로는 레이저로 퓨즈를 절단하여 불량 메모리 셀들을 리던던트 메모리 셀들로 대체하는 방법 및 전기적인 제어신호로 퓨즈를 절단하거나 단락시켜 불량 메모리 셀들을 리던던트 메모리 셀들로 대체 하는 방법이 있다. 상기 방법들은 외부 테스트 장비가 모든 메모리 셀들을 테스트한 후 불량인 메모리 셀들의 주소가 외부 테스트 장비에 저장된다. 그리고 불량 메모리 셀들을 지정하는 주소에 따라 반도체 메모리 장치의 리던던트 메모리 셀들에 대응되는 퓨즈가 절단되거나 단락되어 리페어된다.Repair methods currently used include a method of replacing fuse memory with redundant memory cells by cutting a fuse with a laser, and a method of replacing defective memory cells with redundant memory cells by cutting or shorting the fuse with an electrical control signal. In the above methods, after the external test equipment tests all the memory cells, the addresses of the defective memory cells are stored in the external test equipment. The fuse corresponding to the redundant memory cells of the semiconductor memory device is cut or shorted and repaired according to an address designating the bad memory cells.
최근들어 반도체 메모리는 고집적화 되면서 밀도(DENSITY)가 증가함에 따라 불량 셀이 많이 발생하게 되어 리페어 셀을 이용하여 구제하는 빈도도 많아진다. 그런데 반도체 메모리장치는 하나의 메모리셀 블록단위로 하나의 리페어 셀을 구비하는 경우가 있고 2개 이상의 리페어 셀을 구비하는 경우가 있다.In recent years, as the density of semiconductor memory increases, the number of defective cells increases as the density increases, and the frequency of repairing using the repair cell also increases. However, a semiconductor memory device may include one repair cell in units of one memory cell block, and may include two or more repair cells.
도 1은 하나의 메모리 셀 블록에 하나의 리페어 셀을 구비하는 예를 도시하였다. 도 1에서 보는 바와 같이 불량 셀(Fail Cell1, Fail Cell2)이 메모리 셀 어레이의 BLOCK0에서 많이 발생하는 경우 BLOCK0에 미리 구비되어지는 리페어 셀만으로 구제할 수가 없다. 이때 BLOCK0의 불량 셀(Fail Cell2)은 다른 메모리 셀의 BLOCK1에 구비된 리페어셀을 이용하여 구제하여야 하는데, 이렇게 다른 메모리 셀의 BLOCK에 영향을 받지 않고 불량 셀(Fail)을 리페어(Repair) 셀로 대치하는 방법을 블록프리 리페어(Block Free Repair)라 한다. 블록프리 리페어(Block Free Repair)는 동일한 Block내에서 리페어가 이루어지는 셀프 리페어(Self Repair)와 달리 도 1에서 보는 바와 같이 Block0의 불량 셀(Fail2)이 억세스될 때 (Block1의 리페어 셀이 대신 억세스되도록 하기 위해 리페어 퓨즈박스로부터 디스에이블(Disable)신호가 발생되어 Block0으로 인가되고 인에이블신호(Enable)가 발생되어 Block1으로 인가된다. 그러면 메모리 셀의 Block0이 억세스되는 것을 막고 대신에 메모리 셀의 Block1의 리페어 셀이 억세스되도록 한다.1 illustrates an example in which one repair cell is provided in one memory cell block. As shown in FIG. 1, when a large number of defective cells Fail Cell1 and Fail Cell2 occur in BLOCK0 of a memory cell array, repair cannot be performed using only repair cells provided in advance in BLOCK0. At this time, the fail cell of BLOCK0 should be repaired using a repair cell provided in BLOCK1 of another memory cell, and thus, the defective cell is replaced with a repair cell without being affected by the block of other memory cells. This method is called Block Free Repair. Block Free Repair is different from Self Repair in which the repair is performed within the same block. As shown in FIG. 1, when a bad cell Fail2 of Block0 is accessed, the repair cell of Block1 is accessed instead. To do this, a disable signal is generated from the repair fuse box and applied to Block0, and an enable signal is generated and applied to Block1, which prevents Block0 of the memory cell from being accessed and instead of Block1 of the memory cell. Allow the repair cell to be accessed.
그런데 여러 개의 메모리 셀 Block0~Block3을 동시에 억세스하여 테스트 시간을 줄이기 위해 병렬비트 테스트(Parrallel Bit Test:PBT)를 하여야 하는데, 메모리 셀 Block0~Block3 들이 블록프리 리페어(Block Free Repair)방법으로 리페어되어졌을 경우 병렬비트 테스트(PBT)의 적용이 어렵다. 왜냐 하면 상기 메모리 셀 Block0~Block3 들이 블록프리 리페어방법이 사용된 셀이 있을 경우 리페어박스로부터 디스에이블(Disable)신호에 의해 불량 셀(fail cell)이 속한 Block을 억세스 하지 못하도록 하기 때문이다. 따라서 메모리 셀이 블록 프리 리페어된 이후에 불량 메모리 셀이 포함된 Block은 병렬비트 테스트(PBT)를 적용할 수 없고 여러 개의 메모리 셀 Block중 Block 단위로 테스트를 하여야 하기 때문에 테스트 시간이 많이 소요되어 생산성을 떨어뜨리는 문제가 있었다.However, parallel bit test (PBT) should be performed to reduce the test time by accessing multiple memory cells Block0 ~ Block3 at the same time, but memory cells Block0 ~ Block3 have been repaired by Block Free Repair method. In this case, the application of parallel bit test (PBT) is difficult. This is because the memory cells Block0 to Block3 prevent access to a block to which a defective cell belongs due to a disable signal from a repair box when there is a cell in which a block free repair method is used. Therefore, after the memory cell is block-free repaired, the block containing the bad memory cell cannot be subjected to the parallel bit test (PBT), and tests must be performed in units of blocks among several memory cell blocks. There was a problem dropping.
따라서 본 발명의 목적은 상기와 같은 문제를 해결하기 위해 반도체 메모리장치에서 불량 메모리 셀을 블록프리 리페어로 구제한 후 포스트 레이저 병렬비트 테스트를 적용하여 테스트 시간을 줄일 수 있는 반도체 메모리장치의 메모리 셀 테스트방법을 제공함에 있다.Accordingly, an object of the present invention is to solve a memory cell test of a semiconductor memory device that can reduce the test time by applying a post-laser parallel bit test after the bad memory cell is repaired as a block-free repair in the semiconductor memory device. In providing a method.
본 발명의 다른 목적은 불량 메모리 셀을 블록프리 리페어 후에 병렬비트 테스트를 적용하여 테스트 시간을 줄여 생산성을 향상시킬 수 있는 반도체 메모리장치의 메모리 셀 테스트 방법을 제공함에 있다.Another object of the present invention is to provide a memory cell test method of a semiconductor memory device capable of improving productivity by reducing test time by applying a parallel bit test after block free repair of a defective memory cell.
상기 목적을 달성하기 위한 본 발명에 따르면, 메모리 셀 어레이의 임의의 메모리 블록의 불량 셀을 리페어하기 위한 스페어 셀이 구비한 반도체 메모리장치의 메모리 셀 테스트방법은, 상기 스페어 셀이 특정블록의 불량셀이나 혹은 다른 메모리 블록의 불량셀을 리페어하는 단계; 상기 불량 메모리 셀을 스페얼 셀로 리페어한 후 상기 메모리 셀 어레이의 블록별로 서로 다른 입출력라인(I/O)을 통해 데이터를 억세스하여 병렬비트 테스트를 진행하는 단계와, 상기 불량 메모리 셀을 스페어 셀로 리페어하기 전에 스페어 셀에 대한 테스트를 진행하여 스페어 셀의 불량 유무를 검출하는 단계를 더 포함함을 특징으로 한다.According to the present invention for achieving the above object, a memory cell test method of a semiconductor memory device provided with a spare cell for repairing a defective cell of any memory block of the memory cell array, the spare cell is a defective cell of a specific block Repairing a defective cell of an or another memory block; Repairing the defective memory cell as a spare cell and performing parallel bit test by accessing data through different input / output lines (I / O) for each block of the memory cell array; and repairing the defective memory cell as a spare cell Before the test for the spare cell is characterized in that it further comprises the step of detecting the presence or absence of the spare cell.
상기 불량 메모리 셀을 스페어 셀로 리페어한 후 상기 병렬비트 테스트 중 리페어된 스페어 셀이 테스트될 때에 병렬비트 테스트 결과를 바이패스(스킵)로 판단단계를 더 포함하는 것이 바람직하다.The method may further include determining a bypass result of the parallel bit test as a bypass when the repaired spare cell is tested during the parallel bit test after repairing the defective memory cell as a spare cell.
상기 병렬비트 테스트단계에서 여러 개의 메모리 셀 동시에 억세스하여 동일한 데이터를 기록한 후 동일한 데이터가 리드되지 않을 경우 병렬비트 테스트결과를 페일로 판단함을 특징으로 한다.In the parallel bit test step, if the same data is not read after accessing multiple memory cells simultaneously, the parallel bit test result is determined as a fail.
도 1은 메모리 셀 어레이의 불량 셀이 발생된 상태의 예시도1 is a diagram illustrating a state in which bad cells of a memory cell array are generated;
도 2는 본 발명의 실시 예에 따른 병렬비트 테스트를 구현하는 반도체 메모리장치의 일부 구성도2 is a partial configuration diagram of a semiconductor memory device implementing parallel bit test according to an embodiment of the present invention.
도 3은 본 발명의 실시 예에 따른 메모리 셀 테스트를 위한 진행 순서도3 is a flowchart illustrating a process for testing a memory cell according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10: 메모리 셀 어레이 12: 병렬비트 테스트용 MUX부10: memory cell array 12: MUX section for parallel bit test
14: 리페어 퓨즈박스 20, 22, 24, 26: 병렬비트 테스트용 MUX14: Repair fuse box 20, 22, 24, 26: MUX for parallel bit test
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.
도 2는 본 발명의 실시 예에 따른 병렬비트 테스트를 구현하는 반도체 메모리장치의 일부 구성도이다.2 is a block diagram of a semiconductor memory device implementing parallel bit test according to an embodiment of the present invention.
다수의 로우라인들과 컬럼라인들로 이루어지는 매트릭스 구조에 배열되는 복수개의 메모리 셀들을 가지며, 다수의 메모리 셀들을 각각 포함하는 다수의 메모리블록들로 구획되는 메모리 셀 어레이(10)와, 데이터를 입출력하기 위한 다수의 입출력 라인(I/O1~I/O4)과, 리페어 온신호를 발생하는 리페어 퓨즈박스(14)와, 상기 리페어 퓨즈박스(14)로부터 발생된 리페어 온신호를 받아 상기 메모리 셀 어레이(10)의 각 메모리블록로부터 각각 독출된 데이터를 다수의 입출력 라인(I/O0~I/O3)로 각각 바이패스시키거나 상기 다수의 입출력라인(I/O1~I/O4)으로부터 인가되는 데이터를 상기 메모리 셀 어레이(10)의 각 메모리블록으로 바이패스시키는 MUX부(12)로 구성되어 있다.A memory cell array 10 having a plurality of memory cells arranged in a matrix structure consisting of a plurality of row lines and column lines, and partitioned into a plurality of memory blocks each including a plurality of memory cells, and input / output data The memory cell array receives a plurality of input / output lines I / O1 to I / O4, a repair fuse box 14 generating a repair on signal, and a repair on signal generated from the repair fuse box 14. Data read from each memory block of (10) is bypassed to each of the plurality of input / output lines I / O0 to I / O3, or data is applied from the plurality of input / output lines I / O1 to I / O4. Is composed of a MUX section 12 that bypasses the memory blocks of the memory cell array 10 to the respective memory blocks.
도 3은 본 발명의 실시 예에 따른 메모리 셀 테스트를 위한 진행 순서도이다.3 is a flowchart illustrating a memory cell test according to an embodiment of the present invention.
상술한 도 2 및 도 3을 참조하여 본 발명의 바람직한 실시 예에 따른 메모리 셀 테스트를 진행하는 동작을 상세히 설명한다.2 and 3 will be described in detail an operation of performing a memory cell test according to an embodiment of the present invention.
병렬비트 테스트(PBT)는 대한민국 특허등록번호 10-0327136호에 개시된 바와 같이 메모리 셀 어레이(10)의 다수의 메모리 블록들(Block0~Block3)을 동시에 억세스하여 불량 셀을 검출한다. 본 발명에서는 병렬비트 테스트를 위해 각 블록별로 선택된 여러 메모리 셀들의 출력이 PBT용 MUX(20, 22, 24, 26)로 전달되어 불량 셀(Fail Cell)이 없을 경우 패스 상태에 해당하는 데이터가 입출력라인(I/O0~I/O3)으로 전달되고, 불량 셀(Fail Cell)이 있을 경우 페일(Fail) 상태에 해당하는 데이터가 각각 입출력라인(I/O0~I/O3)으로 전달된다. 이때 억세스된 셀 중 블록프리 리페어(Block Free Repair)된 셀이 있을 경우 기존에는 리페어 퓨즈박스로부터 디스에이블 신호에 의해 불량셀이 포함되어 있는 메모리 Block을 억세스하지 못하도록하기 때문에 병렬비트 테스트를 할 수 없었다. 그러나 본 발명에서는 불량 셀(Fail Cell)이 억세스될 경우 리페어 퓨즈박스(14)로부터 리페어 온신호가 각 PBT용 MUX(20, 22, 24, 26)로 인가되어 바이패스(스킵) 상태에 해당되는 출력을 입출력라인(I/O0~I/O3)으로 바이패스(스킵:Skip))되도록 하여 블록 프리 리페어된 메모리 Block도 병렬비트 테스트를 할 수 있도록 한다.The parallel bit test (PBT) detects a defective cell by simultaneously accessing a plurality of memory blocks Block0 to Block3 of the memory cell array 10, as disclosed in Korean Patent Registration No. 10-0327136. In the present invention, the output of several memory cells selected for each block for parallel bit testing is transferred to the PBT MUXs 20, 22, 24, and 26, and when there is no fail cell, data corresponding to a pass state is inputted and outputted. It is delivered to the lines I / O0 to I / O3, and if there is a fail cell, data corresponding to a fail state is transferred to the input / output lines I / O0 to I / O3, respectively. At this time, if there is a block free repaired cell among the accessed cells, the parallel bit test could not be performed because the memory block containing the defective cell cannot be accessed by the disable signal from the repair fuse box. . However, in the present invention, when a fail cell is accessed, a repair on signal from the repair fuse box 14 is applied to each of the PBT MUXs 20, 22, 24, and 26 to correspond to a bypass (skip) state. The output is bypassed to the input / output lines (I / O0 ~ I / O3) to allow parallel bit testing even for the block pre-repaired memory block.
이렇게 블록 프리 리페어된 메모리 Block을 병렬비트 테스트하는 동작을 도 3의 순서도를 참조하여 설명하면, 먼저 메모리 셀 어레이(10)의 각 메모리 블록(Block0~Block3)에 대한 노말 메모리 셀의 병렬비트 테스트(PBT)를 진행하여 불량 셀(Fail Cell)을 검출한다.(S1단계)Referring to the operation of performing a parallel bit test on the block free repaired memory block with reference to the flowchart of FIG. 3, first, a parallel bit test of a normal memory cell for each memory block Block 0 to Block 3 of the memory cell array 10 is performed. PBT) to detect a fail cell (step S1).
그리고 메모리 셀 어레이(10)의 각 메모리 블록(Block0~Block3)에 대한 불량 셀을 리페어하기 위한 스페어 셀의 병렬비트 테스트(PBT)를 진행하여 불량 셀(Fail Cell)을 검출한다.(S2단계)In addition, a parallel bit test (PBT) of a spare cell for repairing a defective cell for each of the memory blocks Block0 to Block3 of the memory cell array 10 is performed to detect a failed cell (step S2).
그런 후 노말 메모리 셀의 불량 테스트 정보와 스페어 셀의 테스트 정보를 이용하여 리페어 퓨즈박스(14)의 불량 셀에 대한 퓨즈를 커팅하도록 하여 불량 셀을 리페어한다.(S3) 즉, 도 2에서 메모리 셀 어레이(10)의 Block0에서 불량 셀이 검출되었을 경우 Block0의 불량 셀을 Block1의 리페어 셀로 대치하고 리페어 퓨즈박스(14)의 Block0의 불량 셀에 해당하는 퓨즈를 커팅한다.Thereafter, the defective cell is repaired by cutting the fuse for the defective cell of the repair fuse box 14 using the defective test information of the normal memory cell and the test information of the spare cell (S3). When a defective cell is detected in Block0 of the array 10, the defective cell of Block0 is replaced with a repair cell of Block1, and a fuse corresponding to the defective cell of Block0 of the repair fuse box 14 is cut.
이때 리페어 퓨즈박스(14)에서는 리페어 온신호를 발생하여 PBT용 MUX(20, 22, 24, 26)을 각각 인가한다. 그러면 PBT용 MUX(20)는 메모리 셀 어레이(10)의 Block0로부터 출력된 데이터를 입출력라인(I/O0)으로 바이패스(스킵)하고, PBT용MUX(22)는 메모리 셀 어레이(10)의 Block1로부터 출력된 데이터를 입출력라인(I/O1)으로 바이패스시키며, PBT용 MUX(24)는 메모리 셀 어레이(10)의 Block2로부터 출력된 데이터를 입출력라인(I/O2)으로 바이패스(스킵)하고, PBT용 MUX(26)는 메모리 셀 어레이(10)의 Block3으로부터 출력된 데이터를 입출력라인(I/O3)으로 바이패스(스킵)한다. 이로 인해 포스트 레이저 병렬비트 테스트(Post Laser Parallel Bit Test)를 진행하여 퓨즈 커팅과정이나 혹은 패키지(Package)과정 등에서 발생한 불량을 검출한다.(S4단계) 이때 상기 병렬비트 테스트 시 여러 개의 메모리 셀을 동시에 억세스하여 동일한 데이터를 기록한 후 동일한 데이터가 리드될 경우 병렬비트 테스트결과를 바이패스(스킵)로 판단하고, 동일한 데이터를 기록한 후 동일한 데이터가 리드되지 않을 경우 병렬비트 테스트결과를 불량(Fail)으로 판단한다.In this case, the repair fuse box 14 generates a repair on signal to apply the PBT MUXs 20, 22, 24, and 26, respectively. The PBT MUX 20 then bypasses (skips) the data output from Block0 of the memory cell array 10 to the input / output line I / O0, and the PBT MUX 22 of the memory cell array 10 The data output from Block1 is bypassed to the input / output line I / O1, and the PBT MUX 24 bypasses the data output from Block2 of the memory cell array 10 to the input / output line I / O2. The PBT MUX 26 bypasses (skips) the data output from Block3 of the memory cell array 10 to the input / output line I / O3. As a result, a post laser parallel bit test is performed to detect a defect generated in a fuse cutting process or a package process (step S4). If the same data is read after accessing the same data and the same data is read, the parallel bit test result is determined as bypass (skip) .If the same data is not read after the same data is written, the parallel bit test result is judged as Fail. do.
마지막으로 그리고 메모리 셀 어레이(10)의 각 메모리 블록(Block0~Block3)에 대한 불량 셀을 리페어하기 위한 스페어 셀의 병렬비트 테스트(PBT)를 진행하여 불량 셀(Fail Cell)을 검출한다.(S5단계)Finally, a parallel bit test (PBT) of the spare cell for repairing the defective cells for each of the memory blocks Block0 to Block3 of the memory cell array 10 is performed to detect the failed cell (S5). step)
상술한 바와 같이 본 발명은, 반도체 메모리 셀의 블록프리 리페어(Block Free Repair)된 경우 병렬비트 테스트가 가능하도록 하여 테스트 시간을 줄여 생산성을 향상시킬 수 있는 이점이 있다.As described above, the present invention has an advantage in that when the block free repair of a semiconductor memory cell is performed, parallel bit testing is possible, thereby reducing test time and improving productivity.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0036027A KR100526876B1 (en) | 2003-06-04 | 2003-06-04 | Method for testing memory cell in semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0036027A KR100526876B1 (en) | 2003-06-04 | 2003-06-04 | Method for testing memory cell in semiconductor memory |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040104792A true KR20040104792A (en) | 2004-12-13 |
KR100526876B1 KR100526876B1 (en) | 2005-11-09 |
Family
ID=37380047
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2003-0036027A KR100526876B1 (en) | 2003-06-04 | 2003-06-04 | Method for testing memory cell in semiconductor memory |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100526876B1 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100706835B1 (en) * | 2006-02-10 | 2007-04-13 | 주식회사 하이닉스반도체 | Semiconductor memory apparatus |
US7624317B2 (en) | 2006-06-08 | 2009-11-24 | Samsung Electronics, Co., Ltd. | Parallel bit test circuit and method for semiconductor memory device |
-
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KR100526876B1 (en) | 2005-11-09 |
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