KR20040092554A - 반도체소자 - Google Patents
반도체소자 Download PDFInfo
- Publication number
- KR20040092554A KR20040092554A KR1020030026034A KR20030026034A KR20040092554A KR 20040092554 A KR20040092554 A KR 20040092554A KR 1020030026034 A KR1020030026034 A KR 1020030026034A KR 20030026034 A KR20030026034 A KR 20030026034A KR 20040092554 A KR20040092554 A KR 20040092554A
- Authority
- KR
- South Korea
- Prior art keywords
- dummy
- lines
- word lines
- bit lines
- bridge
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000011159 matrix material Substances 0.000 claims abstract description 5
- 238000004458 analytical method Methods 0.000 abstract description 7
- 230000000007 visual effect Effects 0.000 abstract description 7
- 238000000034 method Methods 0.000 description 17
- 230000002950 deficient Effects 0.000 description 9
- 230000007547 defect Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- E—FIXED CONSTRUCTIONS
- E21—EARTH OR ROCK DRILLING; MINING
- E21D—SHAFTS; TUNNELS; GALLERIES; LARGE UNDERGROUND CHAMBERS
- E21D9/00—Tunnels or galleries, with or without linings; Methods or apparatus for making thereof; Layout of tunnels or galleries
- E21D9/14—Layout of tunnels or galleries; Constructional features of tunnels or galleries, not otherwise provided for, e.g. portals, day-light attenuation at tunnel openings
-
- E—FIXED CONSTRUCTIONS
- E21—EARTH OR ROCK DRILLING; MINING
- E21D—SHAFTS; TUNNELS; GALLERIES; LARGE UNDERGROUND CHAMBERS
- E21D20/00—Setting anchoring-bolts
-
- E—FIXED CONSTRUCTIONS
- E21—EARTH OR ROCK DRILLING; MINING
- E21D—SHAFTS; TUNNELS; GALLERIES; LARGE UNDERGROUND CHAMBERS
- E21D21/00—Anchoring-bolts for roof, floor in galleries or longwall working, or shaft-lining protection
-
- E—FIXED CONSTRUCTIONS
- E21—EARTH OR ROCK DRILLING; MINING
- E21D—SHAFTS; TUNNELS; GALLERIES; LARGE UNDERGROUND CHAMBERS
- E21D9/00—Tunnels or galleries, with or without linings; Methods or apparatus for making thereof; Layout of tunnels or galleries
- E21D9/006—Tunnels or galleries, with or without linings; Methods or apparatus for making thereof; Layout of tunnels or galleries by making use of blasting methods
-
- E—FIXED CONSTRUCTIONS
- E21—EARTH OR ROCK DRILLING; MINING
- E21D—SHAFTS; TUNNELS; GALLERIES; LARGE UNDERGROUND CHAMBERS
- E21D9/00—Tunnels or galleries, with or without linings; Methods or apparatus for making thereof; Layout of tunnels or galleries
- E21D9/01—Methods or apparatus for enlarging or restoring the cross-section of tunnels, e.g. by restoring the floor to its original level
Landscapes
- Engineering & Computer Science (AREA)
- Mining & Mineral Resources (AREA)
- Life Sciences & Earth Sciences (AREA)
- General Life Sciences & Earth Sciences (AREA)
- Geochemistry & Mineralogy (AREA)
- Geology (AREA)
- Environmental & Geological Engineering (AREA)
- Structural Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체소자에 관한 것으로서, 특히 셀블럭의 최외곽에 형성되는 적어도 두 개의 더미 워드라인과 더미 비트라인의 사이에 각각 일정 간격으로 브릿지 라인들을 형성하여 비쥬얼 장비 사용시의 식별 표시로 사용하였으므로, 테스트 공정에 의해 선별된 불량 셀에 대한 분석 공정에서 불량 어드레스의 셀에 대한 비쥬얼 작업에서 식별표시를 사용하여 용이하게 불량 셀을 찾을 수 있으므로 불량 분석에 대한 신뢰성이 증가되고, 비쥬얼 공정에서의 적업 시간을 절감할 수 있어 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명의 반도체소자에 관한 것으로서, 특히 셀블럭의 외곽에 형성되는 더미라인들에 일정 간격으로 브릿지 라인을 형성하여 불량발생시 불량 발생 부위의 식별을 용이하게 하여 불량 검출 시간 및 노력을 단축시킬 수 있는 반도체소자에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력 등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA,~R=해상도,~λ=광원의~파장,~NA=개구수~]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
이러한 공정상의 노력 뿐만 아니라 셀 배치 설계를 변화시켜 셀 면적을 축소시켜 고집적화를 이루려는 방법이 행해지고 있다.
또한 DRAM 칩들은 제조 공정을 완료하면 프루브 테스트나 패키지 테스트를
실시하여 불량이 발생되는 경우 정확한 불량 분석과 재발 방지를 위하여 불량 셀을 불량 분석기의 프로그램에서 어드레스를 확인한 후, 해당셀을 육안으로 찾아 원인 분석을 실시하게 된다.
그러나 DRAM 셀들의 고용량화에 따라 칩 크기가 커지고 있어, 불량 분석을 위한 불량 셀의 육안 탐지에도 어려움이 증가되고 있다.
도 1은 종래 기술에 따른 반도체소자의 레이 아웃도로서, 8F2의 면적을 가지는 셀 블럭의 에지 부분들 도시한 예이다.
먼저, 실리콘 웨이퍼 등의 반도체기판(10)상에 직사각 형상의 활성영역(12)들이 매트릭스 형상으로 배열되어있으며, 상기 활성영역(12) 하나에 두개씩 가로지르도록 등간격으로 배치된 워드라인(14)들이 가로방향으로 직선으로 연장되어 형성되어 있고, 상기 활성영역(12) 사이의 공간에 세로방향으로 연장된 비트라인(16)들이 형성되어 있으며, 상기 활성영역(12)들 최외곽에는 소자로서 사용되지 않는 더미 활성영역(18)들이 소정형상, 예를 들어 빗 형상으로 형성되어 최외곽소자의 이상 형성을 방지하고, 상기 워드라인(14)들의 최외곽 라인의 바깥에 전기적으로 플르팅된 두 개 정도의 더미 워드라인(20)이 형성되어 있으며, 상기 비트라인(16)의 최외곽 라인의 바깥쪽에 전기적으로 플르팅된 두 개 정도의 더미 비트라인(22)이 형성되어있다.
상기와 같은 더미 활성영역(18)과 더미 워드라인(20) 및 더미 비트라인(22)은 소자로서 사용되지는 않으나 반복 패턴들의 최외곽 패턴이 이상 형성되는 것을 방지하기 위하여 형성된다.
상기와 같은 종래 기술에 따른 반도체소자는 테스트 공정에서 불량이 발생되어 불량 셀의 어드레스를 확인하여도 해당 어드레스를 비쥬얼 장비로 확인하기 위해서는 셀블럭 에지에서부터 순차적으로 임의로 번호를 할당하여 해당셀을 찾아가야 하므로 장시간이 소요되며, 셀블럭의 어디에도 식별 표시가 없어 해당작업을 수작업으로 진행하므로 불량 셀의 확인이 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 더미 라인들에 일정 간격으로 식별 표시를 형성하여 칩의 테스트에서 불량이 발생된 칩의 불량 셀의 어드레스를 확인한 후, 용이하게 해당 셀을 비쥬얼 장비로 찾을 수 있어 불량 원인 확인이 용이하고 불량 분석 시간을 절감하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자를 제공함에 있다.
도 1은 종래 기술의 따른 반도체소자의 레이아웃도.
도 2는 본 발명에 따른 반도체소자의 레이아웃도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 30 : 반도체기판 12, 32 : 활성영역
14, 34 : 워드라인 16, 36 : 비트라인
18, 38 : 더미 활성영역 20, 40 : 더미 워드라인
22, 42 : 더미 비트라인 41 : 브릿지 더미 워드라인
43 : 브릿지 더미 비트라인
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 특징은,
메트릭스 배열되어있는 직사각 형상의 활성영역들과,
상기 활성영역을 가로 지르는 방향으로 연장되어있는 워드라인들과,
상기 활성영역들 사이의 공간에 활성영역과 나란한 방향으로 연장되게 배열되어있는 비트라인들과,
상기 활성영역들의 최외곽의 바깥쪽에 형성되는 더미 활성영역과,
상기 워드라인들의 최외곽에 형성되는 적어도 두 개의 더미 워드라인들과,
상기 비트라인들의 최외곽에 형성되는 적어도 두 개의 더미 비트라인들을 구비하는 반도체소자에 있어서,
상기 더미 워드라인들의 사이에 일정 셀 간격으로 형성되어있는 브릿지 더미 워드라인들과,
상기 더미 비트라인들의 사이에 일정 셀간격으로 형성되어있는 브릿지 더미 비트라인을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자에 대하여 상세히 설명을 하기로 한다.
도 2는 본 발명에 따른 반도체소자의 레이아웃도로서, 셀 블록의 에지에 두 개의 더미 라인들이 형성되어있는 경우의 예이다.
먼저, 실리콘 웨이퍼 등의 반도체기판(30)상에 직사각 형상의 활성영역(32)들이 매트릭스 형상으로 배열되어 있고, 상기 활성영역(32)을 수평 방향으로 가로지르는 워드라인(34)이 배치되되, 상기 활성영역(32) 하나에 워드라인(34)이 두개씩 가로지르도록 배치되며, 상기 활성영역(32) 사이의 소자분리 영역상에 세로 방향으로 비트라인(36)들이 배치되어있다.
또한 상기 셀블럭 최외곽 활성영역(32)들의 외곽에는 더미 활성영역(38)들이 소정형상, 예를 들어 빗 형상의 일체형 사이에 섬형이 반복 배치되는 형상으로 형성되어있으며, 상기 셀블럭 최외곽 워드라인(34)의 외곽으로 두 개의 더미 워드라인(40)이 전기적으로 플르팅 되도록 형성되어있고, 상기 두 개의 더미 워드라인(40)들 사이에는 일정 간격, 예를 들어 4개의 섬형 더미 활성영역(32)상에 하나씩 브릿지 워드라인(41)이 형성되어있으며, 상기 비트라인(36)의 최외곽 라인의 바깥 쪽에도 두 개의 더미 비트라인(42)이 형성되어있고, 상기 더미 비트라인(42)들 사이에는 일정 간격, 예를 들어 4개의 빗살형 더미 활성영역(32)상에 하나씩 브릿지 비트라인(43)이 형성되어있다.
상기의 브릿지 더미 워드라인(41)과 브릿지 더미 비트라인(43)들은 일정 간격으로 형성되어있어 불량 셀의 해당 어드레스의 셀을 비쥬얼 장비로 인식하는 단계에서 식별 표시로 사용할 수 있다.
상기에서 브릿지 더미 워드라인(41)과 브릿지 더미 비트라인(43)들은 전기적으로 플르팅 되어있으므로, 일정 간격으로 형성되기만 하면 형성되는 위치는 구애 받지 않을 수 있으며, 다만 서로간의 식별을 용이하게 할 수 있는 위치에 형성하면 된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자는, 셀블럭의 최외곽에 형성되는 적어도 두 개의 더미 워드라인과 더미 비트라인의 사이에 각각 일정 간격으로 브릿지 라인들을 형성하여 비쥬얼 장비 사용시의 식별 표시로 사용하였으므로, 테스트 공정에 의해 선별된 불량 셀에 대한 분석 공정에서 불량 어드레스의 셀에 대한 비쥬얼 작업에서 식별표시를 사용하여 용이하게 불량 셀을 찾을 수 있으므로 불량 분석에 대한 신뢰성이 증가되고, 비쥬얼 공정에서의 적업 시간을 절감할수 있어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (1)
- 메트릭스 배열되어있는 직사각 형상의 활성영역들과,상기 활성영역에 수직인 방향으로 연장되어있는 워드라인들과,상기 활성영역들 사이의 공간에 활성영역과 평행한 방향으로 연장되게 배열되어있는 비트라인들과,상기 활성영역들의 최외곽의 바깥쪽에 형성되는 더미 활성영역과,상기 워드라인들의 최외곽에 형성되는 적어도 두 개의 더미 워드라인들과,상기 비트라인들의 최외곽에 형성되는 적어도 두 개의 더미 비트라인들을 구비하는 반도체소자에 있어서,상기 더미 워드라인들의 사이에 일정 셀 간격으로 형성되어있는 브릿지 더미 워드라인들과,상기 더미 비트라인들의 사이에 일정 셀간격으로 형성되어있는 브릿지 더미 비트라인을 구비하는 반도체소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030026034A KR20040092554A (ko) | 2003-04-24 | 2003-04-24 | 반도체소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030026034A KR20040092554A (ko) | 2003-04-24 | 2003-04-24 | 반도체소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040092554A true KR20040092554A (ko) | 2004-11-04 |
Family
ID=37372921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030026034A KR20040092554A (ko) | 2003-04-24 | 2003-04-24 | 반도체소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040092554A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100591763B1 (ko) * | 2004-01-19 | 2006-06-22 | 삼성전자주식회사 | 어드레스 식별표시를 갖는 반도체 기억소자 |
| KR100744659B1 (ko) * | 2006-05-16 | 2007-08-02 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인패턴 제조방법 |
-
2003
- 2003-04-24 KR KR1020030026034A patent/KR20040092554A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100591763B1 (ko) * | 2004-01-19 | 2006-06-22 | 삼성전자주식회사 | 어드레스 식별표시를 갖는 반도체 기억소자 |
| KR100744659B1 (ko) * | 2006-05-16 | 2007-08-02 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인패턴 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100189287B1 (ko) | 중합정밀도 측정마크 및 그 마크의 결함수정방법 | |
| JP3039210B2 (ja) | 半導体装置の製造方法 | |
| US20100055809A1 (en) | Process of fabricating a workpiece using a test mask | |
| KR100689709B1 (ko) | 반도체 디바이스 제조를 위한 오버레이 마크 및 이를이용한 오버레이 측정방법 | |
| KR101489329B1 (ko) | 포토키 및 이를 이용한 반도체 소자의 제조방법 | |
| JP2008172249A (ja) | 半導体集積回路装置の製造方法 | |
| JP2006332177A (ja) | 半導体ウエハ、その製造方法及びマスク | |
| KR100529445B1 (ko) | 마스크의 제조방법 | |
| KR20040092554A (ko) | 반도체소자 | |
| KR20110001804A (ko) | 오버레이 버니어 패턴을 이용한 하부 단차 변화 측정 방법 | |
| WO2021164608A1 (zh) | 应用于半导体光刻工艺中的掩膜版及光刻工艺方法 | |
| US8031329B2 (en) | Overlay mark, and fabrication and application of the same | |
| KR100271125B1 (ko) | 정렬마크를 갖는 마스크 및 이를 이용한 마스크간 정렬도 측정방법 | |
| KR100328361B1 (ko) | 선폭 조건 모니터링을 위한 테스트용 차광패턴이 적용된 레티클 | |
| US20230259039A1 (en) | Method of determining overlay error during semiconductor fabrication | |
| TWI743792B (zh) | 半導體製程用游標尺及使用其進行的微影製程檢測方法 | |
| US20230260924A1 (en) | Overlay metrology mark | |
| KR100197981B1 (ko) | 반도체소자의 마스크 정렬 측정방법 | |
| JP2001183812A (ja) | 半導体集積回路装置の製造方法およびフォトマスクの検査方法 | |
| KR100591132B1 (ko) | 반도체 공정 마진 확인용 패턴 | |
| JPH0926662A (ja) | 露光用基板 | |
| TWI235291B (en) | Test ket layout for precisely monitoring 3-foil lens aberration effects | |
| KR100760916B1 (ko) | 반도체 소자의 레티클 제조 방법 | |
| KR100611069B1 (ko) | 얼라인 마크를 이용하여 오버레이 보정 및 정렬 보정을수행하는 방법 | |
| JPH10171095A (ja) | 露光用マスク及び半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |