KR20040090180A - Semiconductor memory device which can be tested using a tester supplying a clock signal slower than an internal clock signal of the semiconductor device - Google Patents
Semiconductor memory device which can be tested using a tester supplying a clock signal slower than an internal clock signal of the semiconductor device Download PDFInfo
- Publication number
- KR20040090180A KR20040090180A KR1020030024125A KR20030024125A KR20040090180A KR 20040090180 A KR20040090180 A KR 20040090180A KR 1020030024125 A KR1020030024125 A KR 1020030024125A KR 20030024125 A KR20030024125 A KR 20030024125A KR 20040090180 A KR20040090180 A KR 20040090180A
- Authority
- KR
- South Korea
- Prior art keywords
- clock signal
- signal
- node
- internal clock
- circuit
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000012360 testing method Methods 0.000 claims abstract description 23
- 230000001360 synchronised effect Effects 0.000 claims abstract description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 5
- 230000011664 signaling Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 20
- 101000829425 Homo sapiens Steroid receptor RNA activator 1 Proteins 0.000 description 4
- 101000711846 Homo sapiens Transcription factor SOX-9 Proteins 0.000 description 4
- 108091005487 SCARB1 Proteins 0.000 description 4
- 102100037118 Scavenger receptor class B member 1 Human genes 0.000 description 4
- 102100023706 Steroid receptor RNA activator 1 Human genes 0.000 description 4
- 101150110971 CIN7 gene Proteins 0.000 description 3
- 101150110298 INV1 gene Proteins 0.000 description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를 공급하는 테스터를 사용하여 테스트할 수 있는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device that can be tested using a tester that supplies a clock signal slower than an internal clock signal of the semiconductor memory device.
일반적으로, 반도체 메모리 장치의 내부 클럭신호 발생회로는 지연동기루프(DLL: Delay-Locked Loop)로 구성되며, 반도체 메모리 장치의 외부 클럭신호와 내부클럭신호의 위상을 동기시키는 기능을 한다. 도 1은 종래의 반도체 메모리 장치의 내부 클럭신호 발생회로의 일례를 나타내는 블록도이고, 도 2는 도 1의 블록도에 대한 타이밍도이다.In general, an internal clock signal generation circuit of a semiconductor memory device includes a delay-locked loop (DLL) and functions to synchronize a phase of an external clock signal and an internal clock signal of the semiconductor memory device. 1 is a block diagram illustrating an example of an internal clock signal generation circuit of a conventional semiconductor memory device, and FIG. 2 is a timing diagram of the block diagram of FIG. 1.
도 1을 참조하면, 종래의 반도체 메모리 장치의 내부 클럭신호 발생회로는 지연 체인(120), 선택회로(130), 및 위상검출기(140)를 구비한다. 도 1의 내부 클럭신호 발생회로를 사용하면 도 2에 도시된 바와 같이, 외부 클럭신호(ECLK)와 동기된 내부 클럭신호(ICLK)가 발생된다.Referring to FIG. 1, an internal clock signal generation circuit of a conventional semiconductor memory device includes a delay chain 120, a selection circuit 130, and a phase detector 140. When the internal clock signal generation circuit of FIG. 1 is used, as shown in FIG. 2, an internal clock signal ICLK synchronized with the external clock signal ECLK is generated.
일반적으로, 반도체 메모리 장치의 테스트를 수행할 때 테스터에서 공급하는 클럭신호의 주파수는 반도체 메모리 장치가 정상적으로 동작할 때 사용하는 클럭신호의 주파수보다 낮다. 따라서, 테스터를 사용하여 반도체 메모리 장치를 테스트하기 위해서는 반도체 메모리 장치 내에 외부 클럭신호보다 빠른 내부 클럭신호를 발생시키는 회로가 필요하다.In general, when the semiconductor memory device is tested, the frequency of the clock signal supplied by the tester is lower than the frequency of the clock signal used when the semiconductor memory device operates normally. Therefore, in order to test a semiconductor memory device using a tester, a circuit for generating an internal clock signal faster than an external clock signal in the semiconductor memory device is required.
테스트 모드에서 외부 클럭신호보다 2 배 빠른 내부 클럭신호를 생성하여 테스트를 수행하는 방법이 미국 등록특허 6,175,534호에 개시되어 있다. 이 특허에서는, MRS(Mode Register Set) 신호가 발생하지 않은 경우, 즉 테스트 모드가 아닌 경우에 클럭신호(CLK) 핀과 외부선택 클럭신호(CSB) 핀에 선택신호가 발생하면, 위상이 반대인 클럭신호를 입력하고 이들 핀에 입력된 신호들로부터 펄스신호를 만든다. 이 두 개의 펄스신호를 논리 회로를 사용하여 합성하고 클럭신호(CLK) 핀에 입력된 클럭신호보다 두 배 빠른 내부 클럭신호를 발생시킨다. 그런데, 이 특허에서는 클럭신호(CLK) 핀과 외부선택 클럭신호(CSB) 핀에 입력된 클럭신호의 상승 에지에 동기하여 펄스신호를 만들고, 이 펄스신호의 폭은 내부 클럭신호 발생회로를 구성하는 지연 체인(delay chain)에 의해서 결정되므로 펄스신호의 하강 에지(falling edge)는 입력되는 클럭신호와는 무관하게 된다. 따라서, 핀에 입력되는 클럭신호의 주파수가 변화할 때, 논리 회로에 의해 합성된 내부 클럭신호의 "하이" 상태인 구간이 고정되므로 듀티(duty)를 맞추기 어렵다. 또한, 상기 미국 등록특허 6,175,534호에서는, 테스트 모드 선택신호가 발생하지 않은 경우에 사용되는CSB 핀을 클럭신호 핀으로 사용하므로 항상 클럭신호를 인가해야 한다. 따라서, 테스트 모드 선택신호를 사용하여 반도체 메모리 장치를 테스트할 때 CSB 핀 고유의 동작을 검증하기 어렵다.A method of generating an internal clock signal twice as fast as an external clock signal in a test mode and performing a test is disclosed in US Pat. No. 6,175,534. In this patent, when the MRS (Mode Register Set) signal is not generated, that is, when the selection signal is generated at the clock signal CLK pin and the external selection clock signal CSB pin when the test mode is not in the test mode, the phase is reversed. The clock signal is input and pulse signals are generated from the signals input to these pins. These two pulse signals are synthesized using a logic circuit to generate an internal clock signal twice as fast as the clock signal input to the clock signal (CLK) pin. However, in this patent, a pulse signal is generated in synchronization with the rising edge of the clock signal inputted to the clock signal CLK pin and the externally selected clock signal CSB pin, and the width of the pulse signal constitutes an internal clock signal generation circuit. Since it is determined by a delay chain, the falling edge of the pulse signal is independent of the input clock signal. Therefore, when the frequency of the clock signal input to the pin is changed, it is difficult to meet the duty because the section in which the "high" state of the internal clock signal synthesized by the logic circuit is fixed is fixed. In addition, in the US Patent No. 6,175,534, since the CSB pin used when the test mode selection signal is not generated as a clock signal pin, the clock signal should always be applied. Therefore, it is difficult to verify the CSB pin-specific operation when testing the semiconductor memory device using the test mode selection signal.
본 발명의 목적은 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를 공급하는 테스터를 사용하여 테스트할 수 있는 반도체 메모리 장치를 제공하는 것이다.An object of the present invention is to provide a semiconductor memory device that can be tested using a tester that supplies a clock signal slower than the internal clock signal of the semiconductor memory device.
본 발명의 다른 목적은 외부 클럭신호보다 빠르고 듀티가 일정한 내부 클럭신호를 발생시키는 내부 클럭신호 발생회로를 제공하는 것이다.Another object of the present invention is to provide an internal clock signal generation circuit which generates an internal clock signal which is faster than the external clock signal and whose duty is constant.
본 발명의 또 다른 목적은 모드 선택신호가 발생하지 않은 경우에 사용되는 핀의 고유한 동작을 모드 선택신호가 발생한 경우에 테스트를 할 수 있는 반도체 메모리 장치를 제공하는 것이다.It is still another object of the present invention to provide a semiconductor memory device capable of testing a unique operation of a pin used when a mode selection signal does not occur when a mode selection signal occurs.
도 1은 종래의 반도체 메모리 장치의 내부 클럭신호 발생회로의 일례를 나타내는 블록도이다.1 is a block diagram showing an example of an internal clock signal generation circuit of a conventional semiconductor memory device.
도 2는 도 1의 블록도에 대한 타이밍도이다.FIG. 2 is a timing diagram for the block diagram of FIG. 1.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부 클럭신호 발생회로를 나타내는 블록도이다.3 is a block diagram illustrating an internal clock signal generation circuit of a semiconductor memory device according to an embodiment of the present invention.
도 4는 도 3에 있는 지연 체인, 제 1 선택회로, 및 제 2 선택회로를 구체적으로 나타낸 도면이다.4 is a diagram illustrating the delay chain, the first selection circuit, and the second selection circuit in FIG. 3 in detail.
도 5는 도 3에 있는 2 분주 회로를 구체적으로 나타낸 도면이다.FIG. 5 is a diagram illustrating the two dividing circuit in FIG. 3 in detail.
도 6은 도 3에 있는 듀티 보정회로를 구체적으로 나타낸 도면이다.FIG. 6 illustrates the duty cycle correction circuit of FIG. 3 in detail.
도 7은 MRS 신호가 발생하지 않은 경우 도 3의 블록도에 대한 타이밍도이다.7 is a timing diagram for the block diagram of FIG. 3 when no MRS signal is generated.
도 8은 MRS 신호가 발생한 경우, 도 3의 블록도에 대한 타이밍도이다.8 is a timing diagram of the block diagram of FIG. 3 when an MRS signal is generated.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
220 : 지연 체인220: delay chain
230 : 제 1 선택회로230: first selection circuit
240 : 제 2 선택회로240: second selection circuit
250 : 위상 비교기250: phase comparator
260 : 2 분주 회로260 two-division circuit
270 : 듀티 보정회로270 duty correction circuit
280 : MRS 신호 발생회로280: MRS signal generation circuit
본 발명에 따른 반도체 메모리 장치는 내부 클럭신호 발생회로를 포함하는 반도체 메모리 장치에 있어서, 상기 내부 클럭신호 발생회로는 외부 클럭신호와 동기된 내부 클럭신호를 발생시키기 위한 지연동기루프, 테스트 모드에서 상기 외부 클럭신호 주기의 1/2인 주기를 갖는 내부 클럭신호를 발생시키는 2 분주 회로, 및 테스트 모드에서 빠른 주기를 갖는 내부 클럭신호의 "하이"인 구간과 "로우"인 구간의 시간 간격이 동일해지도록 듀티를 보정하기 위한 듀티 보정회로를 구비하는 것을 특징으로 한다.The semiconductor memory device according to the present invention includes an internal clock signal generation circuit, wherein the internal clock signal generation circuit is a delayed synchronous loop for generating an internal clock signal synchronized with an external clock signal, in the test mode. A two-dividing circuit which generates an internal clock signal having a period equal to 1/2 of an external clock signal period, and the time intervals of the "high" period and the "low" period of the internal clock signal having a fast period in the test mode are the same. And a duty cycle correction circuit for correcting the duty so as to terminate.
본 발명의 일실시예에 따른 반도체 메모리 장치의 내부 클럭신호 발생회로는 외부 클럭신호와 제 1 중간 클럭신호를 수신하고 이 두 신호를 서로 비교하여 디지털 출력신호를 출력하는 위상 비교기, 상기 위상 비교기의 출력신호를 수신하고 복수의 제 1 선택신호를 발생시키는 제 1 선택회로, 듀티 보정신호를 수신하고 복수의 제 2 선택신호를 발생시키는 제 2 선택회로, 상기 외부 클럭신호와 상기 복수의 제 1 선택신호와 상기 제 2 선택신호를 수신하고, 상기 제 1 중간 클럭신호와 상기 제 2 중간 클럭신호를 발생시키는 지연 체인, 상기 제 1 중간 클럭신호, 상기 제 2 중간 클럭신호 및 MRS 신호를 수신하고 내부 클럭신호를 발생시키는 2 분주 회로, 및 상기 MRS 신호와 상기 내부 클럭신호를 수신하고 상기 듀티 보정신호를 발생시키는 듀티 보정회로를 구비하는 내부 클럭신호 발생회로를 포함하는 것을 특징으로 한다.An internal clock signal generating circuit of a semiconductor memory device according to an embodiment of the present invention receives a phase clock comparator for receiving an external clock signal and a first intermediate clock signal and comparing the two signals with each other to output a digital output signal. A first selection circuit that receives an output signal and generates a plurality of first selection signals, a second selection circuit that receives a duty correction signal and generates a plurality of second selection signals, the external clock signal and the plurality of first selections Receive a signal and the second selection signal, receive a delay chain generating the first intermediate clock signal and the second intermediate clock signal, the first intermediate clock signal, the second intermediate clock signal, and an MRS signal; A dividing circuit for generating a clock signal, and a duty correction circuit for receiving the MRS signal and the internal clock signal and generating the duty correction signal; Compared is characterized by including an internal clock signal generating circuit.
본 발명에 따른 반도체 메모리 장치의 내부 클럭신호는 반도체 메모리 장치가 테스트 모드에서 동작할 때, 외부 클럭신호 주기의 1/2 이 되는 주기를 갖는 것을 특징으로 한다.The internal clock signal of the semiconductor memory device according to the present invention is characterized in that the semiconductor memory device has a period of 1/2 of the external clock signal period when the semiconductor memory device operates in the test mode.
본 발명에 따른 반도체 메모리 장치의 2 분주 회로는 상기 MRS 신호의 위상을 반전시키는 인버터, 상기 MRS 신호가 인가되는 제 1 제어단자와 상기 인버터의 출력신호가 인가되는 제 2 제어단자를 갖고 상기 MRS 신호의 제어하에 상기 제 2 중간 클럭신호를 수신하고 제 1 노드로 전달하는 전달 게이트, 상기 인버터의 출력신호가 인가되는 게이트와 상기 제 1 노드에 연결된 드레인과 접지에 연결된 소스를 갖는 NMOS 트랜지스터, 및 상기 제 1 중간 클럭신호와 상기 제 1 노드의 전압을수신하고 배타적 논리합을 행하여 상기 내부 클럭신호를 발생시키는 EX-OR 회로를 구비하는 것을 특징으로 한다.The two-dividing circuit of the semiconductor memory device according to the present invention has an inverter for inverting the phase of the MRS signal, a first control terminal to which the MRS signal is applied, and a second control terminal to which an output signal of the inverter is applied, the MRS signal. A NMOS transistor having a transfer gate configured to receive and transfer the second intermediate clock signal to a first node under control of a gate, a gate to which an output signal of the inverter is applied, a drain connected to the first node, and a source connected to ground; And an EX-OR circuit for receiving the first intermediate clock signal and the voltage of the first node and performing an exclusive OR to generate the internal clock signal.
본 발명에 따른 반도체 메모리 장치의 듀티 보정회로는 상기 MRS 신호의 위상을 반전시키는 제 1 인버터, 상기 MRS 신호가 인가되는 제 1 제어단자와 상기 인버터의 출력신호가 인가되는 제 2 제어단자를 갖고 상기 MRS 신호의 제어하에 상기 내부 클럭신호를 수신하고 제 2 노드로 전달하는 전달 게이트, 상기 제 2 노드에 연결된 입력단자를 갖는 제 2 인버터, 상기 제 2 인버터의 출력단자에 연결된 입력단자와 제 3 노드에 연결된 출력단자를 갖는 제 3 인버터, 상기 제 3 노드와 접지 사이에 연결된 제 1 커패시터, 상기 제 2 노드에 연결된 입력단자와 제 4 노드에 연결된 출력단자를 갖는 제 4 인버터, 상기 제 4 노드와 접지 사이에 연결된 제 2 커패시터, 및 상기 제 3 노드의 전압과 상기 제 4 노드의 전압을 비교하여 상기 듀티 보정신호를 출력하는 비교기를 구비하는 것을 특징으로 한다.The duty cycle correction circuit of the semiconductor memory device according to the present invention includes a first inverter for inverting a phase of the MRS signal, a first control terminal to which the MRS signal is applied, and a second control terminal to which an output signal of the inverter is applied. A transfer gate for receiving and transmitting the internal clock signal to a second node under control of an MRS signal, a second inverter having an input terminal connected to the second node, an input terminal and a third node connected to an output terminal of the second inverter A third inverter having an output terminal connected to the first node; a first capacitor connected between the third node and ground; an fourth inverter having an input terminal connected to the second node and an output terminal connected to a fourth node; A second capacitor connected between ground, and a comparator configured to compare the voltage of the third node and the voltage of the fourth node to output the duty correction signal It is characterized by the comparison.
상기 듀티 보정회로는 상기 제 1 인버터의 출력신호가 인가되는 게이트와 상기 제 2 노드에 연결된 드레인과 접지에 연결된 소스를 갖는 제 1 NMOS 트랜지스터를 더 구비하는 것을 특징으로 한다.The duty cycle correction circuit may further include a first NMOS transistor having a gate to which an output signal of the first inverter is applied, a drain connected to the second node, and a source connected to ground.
상기 듀티 보정회로는 상기 MRS 신호가 인가되는 게이트와 상기 제 2 인버터의 출력단자에 연결된 드레인과 전원전압에 연결된 소스를 갖는 제 1 PMOS 트랜지스터를 더 구비하는 것을 특징으로 한다.The duty cycle correction circuit may further include a first PMOS transistor having a gate to which the MRS signal is applied, a drain connected to an output terminal of the second inverter, and a source connected to a power supply voltage.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치에 대해 설명한다.Hereinafter, a semiconductor memory device according to the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부 클럭신호 발생회로를 나타내는 블록도이다.3 is a block diagram illustrating an internal clock signal generation circuit of a semiconductor memory device according to an embodiment of the present invention.
도 3의 내부 클럭신호 발생회로는 위상 비교기(250), 제 1 선택회로(230), 제 2 선택회로(240), 지연 체인(220), 2 분주 회로(260), 듀티 보정회로(270), 및 MRS 신호 발생회로(280)를 구비한다.The internal clock signal generation circuit of FIG. 3 includes a phase comparator 250, a first selection circuit 230, a second selection circuit 240, a delay chain 220, a two division circuit 260, and a duty correction circuit 270. And an MRS signal generation circuit 280.
도 4는 도 3에 있는 지연 체인(220), 제 1 선택회로(230), 및 제 2 선택회로(240)를 구체적으로 나타낸 도면이다.4 is a diagram illustrating in detail the delay chain 220, the first selection circuit 230, and the second selection circuit 240 of FIG. 3.
도 4를 참조하면, 제 1 선택회로(230)는 n 개의 시프트 레지스터로 구성되어 있고, 위상 비교기(도 3의 250)의 출력신호(FDO)를 수신하고 제 1 선택신호들(SRA1 ~ SRAn)을 발생시킨다. 제 2 선택회로(240)는 n 개의 시프트 레지스터로 구성되어 있고, 듀티 보정신호(DCO)를 수신하고 제 2 선택신호들(SRB1 ~ SRBn)을 발생시킨다. 지연 체인(220)은 n 개의 인버터(INV1 ~ INVn), 인번터들(INV1 ~ INVn) 각각의 출력단자에 연결된 드레인 단자와 복수의 제 1 선택신호(SRA1 ~ SRAn) 중 하나를 수신하는 게이트 단자와 제 1 중간 클럭신호(MCLK1)가 출력되는 소스 단자를 갖는 복수의 NMOS 트랜지스터(MNA1 ~ MNAn), 및 인번터들(INV1 ~ INVn) 각각의 출력단자에 연결된 드레인과 복수의 제 2 선택신호(SRB1 ~ SRBn) 중 하나를 수신하는 게이트와 제 2 중간 클럭신호(MCLK2)가 출력되는 소스를 갖는 복수의 NMOS 트랜지스터(MNB1 ~ MNBn)를 구비한다.Referring to FIG. 4, the first selection circuit 230 includes n shift registers, receives the output signal FDO of the phase comparator 250 of FIG. 3, and receives the first selection signals SRA1 to SRAn. Generates. The second selection circuit 240 is composed of n shift registers, receives the duty cycle correction signal DCO, and generates second selection signals SRB1 to SRBn. The delay chain 220 may include a gate terminal for receiving one of a plurality of first select signals SRA1 to SRAn and a drain terminal connected to an output terminal of each of the n inverters INV1 to INVn and the inverters INV1 to INVn. A plurality of NMOS transistors MNA1 to MNAn having a source terminal from which the first intermediate clock signal MCLK1 is output, and a drain connected to an output terminal of each of the inverters INV1 to INVn and a plurality of second selection signals SRB1 to A plurality of NMOS transistors MNB1 to MNBn having a gate for receiving one of the SRBn and a source for outputting the second intermediate clock signal MCLK2 are provided.
도 5는 도 3에 있는 2 분주 회로를 구체적으로 나타낸 도면이다.FIG. 5 is a diagram illustrating the two dividing circuit in FIG. 3 in detail.
도 5를 참조하면, 2 분주 회로(260)는 MRS 신호(MRS)의 위상을 반전시키는인버터(263), MRS 신호(MRS)가 인가되는 제 1 제어단자와 인버터(263)의 출력신호가 인가되는 제 2 제어단자를 갖고 MRS 신호(MRS)의 제어하에 제 2 중간 클럭신호(MCLK2)를 수신하고 노드(N1)로 전달하는 전달 게이트(262), 인버터(263)의 출력신호가 인가되는 게이트와 노드(N1)에 연결된 드레인과 접지에 연결된 소스를 갖는 NMOS 트랜지스터(MN1), 및 제 1 중간 클럭신호(MCLK1)와 노드(N1)의 전압(SMCLK2)을 수신하고 배타적 논리합을 행하여 내부 클럭신호(ICLK)를 발생시키는 EX-OR 회로(261)를 구비한다.Referring to FIG. 5, the two-dividing circuit 260 applies an inverter 263 for inverting the phase of the MRS signal MRS, a first control terminal to which the MRS signal MRS is applied, and an output signal of the inverter 263. A transmission gate 262 for receiving the second intermediate clock signal MCLK2 and transmitting the second intermediate clock signal MCLK2 to the node N1 under the control of the MRS signal MRS, and a gate to which an output signal of the inverter 263 is applied. And an NMOS transistor MN1 having a drain connected to the node N1 and a source connected to ground, and receiving the first intermediate clock signal MCLK1 and the voltage SMCLK2 of the node N1 and performing an exclusive OR to perform an internal clock signal. An EX-OR circuit 261 for generating (ICLK) is provided.
도 6은 도 3에 있는 듀티 보정회로를 구체적으로 나타낸 도면이다.FIG. 6 illustrates the duty cycle correction circuit of FIG. 3 in detail.
도 6을 참조하면, 듀티 보정회로(270)는 MRS 신호(MRS)의 위상을 반전시키는 인버터(273), MRS 신호(MRS)가 인가되는 제 1 제어단자와 인버터(273)의 출력신호가 인가되는 제 2 제어단자를 갖고 MRS 신호(MRS)의 제어하에 내부 클럭신호(ICLK)를 수신하고 노드(N2)로 전달하는 전달 게이트(272), 인버터(273)의 출력신호가 인가되는 게이트와 노드(N2)에 연결된 드레인과 접지에 연결된 소스를 갖는 NMOS 트랜지스터(MN4), 노드(N2)에 연결된 입력단자를 갖는 인버터(274), MRS 신호(MRS)가 인가되는 게이트와 인버터(274)의 출력단자에 연결된 드레인과 전원전압(VDD)에 연결된 소스를 갖는 PMOS 트랜지스터(MP1), 인버터(274)의 출력단자에 연결된 게이트와 노드(N3)에 연결된 드레인을 갖는 PMOS 트랜지스터(MP2), 전원전압(VDD)과 PMOS 트랜지스터(MP2)의 소스 사이에 연결되고 PMOS 트랜지스터(MP2)에 전류를 공급하는 전류원(IB1), 인버터(274)의 출력단자에 연결된 게이트와 노드(N3)에 연결된 드레인을 갖는 NMOS 트랜지스터(MN2), NMOS 트랜지스터(MN2)의 소스와 접지(GND) 사이에 연결되고 NMOS 트랜지스터(MN2)의 전류를 싱크하는 전류원(IB2), 노드(N3)와 접지(GND) 사이에 연결된 커패시터(C1), 노드(N2)에 연결된 게이트와 노드(N4)에 연결된 드레인을 갖는 PMOS 트랜지스터(MP3), 전원전압(VDD)과 PMOS 트랜지스터(MP3)의 소스 사이에 연결되고 PMOS 트랜지스터(MP34)에 전류를 공급하는 전류원(IB3), 노드(N2)에 연결된 게이트와 노드(N4)에 연결된 드레인을 갖는 NMOS 트랜지스터(MN3), NMOS 트랜지스터(MN3)의 소스와 접지(GND) 사이에 연결되고 NMOS 트랜지스터(MN5)의 전류를 싱크하는 전류원(IB4), 노드(N4)와 접지(GND) 사이에 연결된 커패시터(C2), 및 노드(N3)의 전압과 노드(N4)의 전압을 비교하여 듀티 보정신호(DCO)를 출력하는 비교기(271)를 구비한다. PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2) 및 PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(MN3)는 각각 인버터의 기능을 한다.Referring to FIG. 6, the duty cycle correction circuit 270 applies an inverter 273 that inverts the phase of the MRS signal MRS, a first control terminal to which the MRS signal MRS is applied, and an output signal of the inverter 273. A gate and a node to which an output signal of an inverter 273 and a transfer gate 272 which receives an internal clock signal ICLK and transmits the internal clock signal ICLK to the node N2 are controlled under the control of the MRS signal MRS. NMOS transistor MN4 having a drain connected to N2 and a source connected to ground, an inverter 274 having an input terminal connected to node N2, a gate to which an MRS signal MRS is applied, and an output of the inverter 274 PMOS transistor MP1 having a drain connected to the terminal and a source connected to the power supply voltage VDD, a PMOS transistor MP2 having a drain connected to the node N3 and a gate connected to the output terminal of the inverter 274, and a power supply voltage ( VDD) and connected between the source of the PMOS transistor MP2 and the PMOS transistor MP2 A current source IB1 supplying current to the NMOS transistor MN2 having a gate connected to the output terminal of the inverter 274 and a drain connected to the node N3, and a source of the NMOS transistor MN2 and ground GND. The current source IB2 connected to the NMOS transistor MN2, the capacitor C1 connected between the node N3 and ground GND, the gate connected to the node N2, and the drain connected to the node N4. A current source IB3 connected between the PMOS transistor MP3, the power supply voltage VDD and the source of the PMOS transistor MP3, and supplying current to the PMOS transistor MP34, and a gate and a node N4 connected to the node N2. NMOS transistor MN3 having a drain connected thereto, a current source IB4 connected between the source and ground GND of the NMOS transistor MN3 and sinking the current of the NMOS transistor MN5, a node N4 and ground ( Capacitor C2 connected between GND and the voltage at node N3 and the voltage at node N4 A comparator 271 for comparing and outputting the duty cycle correction signal DCO is provided. The PMOS transistor MP2 and the NMOS transistor MN2, and the PMOS transistor MP3 and the NMOS transistor MN3 each function as an inverter.
도 7은 MRS 신호가 발생하지 않은 경우 도 3의 블록도에 대한 타이밍도이고, 도 8은 MRS 신호가 발생한 경우, 도 3의 블록도에 대한 타이밍도이다.7 is a timing diagram of the block diagram of FIG. 3 when no MRS signal is generated, and FIG. 8 is a timing diagram of the block diagram of FIG. 3 when an MRS signal occurs.
이하, 도 3 내지 도 8을 참조하여 본 발명에 따른 반도체 장치의 내부 클럭신호 발생회로의 동작에 대해 설명한다.Hereinafter, the operation of the internal clock signal generation circuit of the semiconductor device according to the present invention will be described with reference to FIGS. 3 to 8.
위상 비교기(250)는 외부 클럭신호(ECLK)와 제 1 중간 클럭신호(MCLK1)를 수신하고 이 두 신호를 서로 비교하고 그 결과를 출력한다. 제 1 선택회로(230)는 위상 비교기(250)의 출력신호(FDO)를 수신하고 제 1 선택신호들(SRA1 ~ SRAn)을 발생시키고, 제 2 선택회로(240)는 듀티 보정신호(DCO)를 수신하고 제 2 선택신호들(SRB1 ~ SRBn)을 발생시킨다. 지연 체인(220)은 외부 클럭신호(ECLK)와제 1 선택신호들(SRA1 ~ SRAn)과 제 2 선택신호들(SRB1 ~ SRBn)을 수신하고, 제 1 중간 클럭신호(MCLK1), 및 제 2 중간 클럭신호(MCLK2)를 발생시킨다. 2 분주 회로(260)는 제 1 중간 클럭신호(MCLK1), 제 2 중간 클럭신호(MCLK2), 및 MRS 신호를 수신하고 내부 클럭신호(ICLK)를 발생시킨다. 듀티 보정회로(270)는 MRS 신호와 내부 클럭신호(ICLK)를 수신하고 듀티 보정신호(DCO)를 발생시킨다. MRS 신호 발생회로(280)는 동작 모드를 결정하는 MRS 신호를 발생시킨다.The phase comparator 250 receives the external clock signal ECLK and the first intermediate clock signal MCLK1, compares the two signals, and outputs the result. The first selection circuit 230 receives the output signal FDO of the phase comparator 250 and generates the first selection signals SRA1 to SRAn, and the second selection circuit 240 generates the duty correction signal DCO. And generate second selection signals SRB1 to SRBn. The delay chain 220 receives the external clock signal ECLK, the first selection signals SRA1 to SRAn and the second selection signals SRB1 to SRBn, and receives the first intermediate clock signal MCLK1 and the second intermediate signal. Generate the clock signal MCLK2. The dividing circuit 260 receives the first intermediate clock signal MCLK1, the second intermediate clock signal MCLK2, and the MRS signal and generates an internal clock signal ICLK. The duty cycle correction circuit 270 receives the MRS signal and the internal clock signal ICLK and generates a duty cycle correction signal DCO. The MRS signal generation circuit 280 generates an MRS signal that determines an operation mode.
도 5에 도시된 2 분주 회로(260)의 동작은 다음과 같다.The operation of the two frequency divider circuit 260 shown in FIG. 5 is as follows.
제 1 중간 클럭신호(MCLK1)와 제 2 중간 클럭신호(MCLK2)는 주기는 서로 동일하고 위상은 서로 다른 신호들이다. 테스트 모드에서, MRS 신호(MRS)는 "하이" 상태이다. MRS 신호(MRS)가 "하이"이면 전달 게이트(262)는 온되고 NMOS 트랜지스터(MN1)는 오프된다. 이 때, 제 2 중간 클럭신호(MCLK2)는 노드(N1)로 전달되어 선택된 제 2 중간 클럭신호(SMCLK2)가 된다. 제 1 중간 클럭신호(MCLK1)와 선택된 제 2 중간 클럭신호(SMCLK2)는 EX-OR 회로(261)에 입력되고, 제 1 중간 클럭신호(MCLK1)의 주기의 1/2인 내부 클럭신호(ICLK)가 발생된다.The first intermediate clock signal MCLK1 and the second intermediate clock signal MCLK2 are signals having the same period and different phases. In the test mode, the MRS signal MRS is in a "high" state. When the MRS signal MRS is "high", the transfer gate 262 is turned on and the NMOS transistor MN1 is turned off. At this time, the second intermediate clock signal MCLK2 is transmitted to the node N1 to become the selected second intermediate clock signal SMCLK2. The first intermediate clock signal MCLK1 and the selected second intermediate clock signal SMCLK2 are input to the EX-OR circuit 261, and the internal clock signal ICLK which is 1/2 of the period of the first intermediate clock signal MCLK1. ) Is generated.
테스트 모드가 아닌 정상 동작모드에서, MRS 신호(MRS)는 "로우" 상태이다. MRS 신호(MRS)가 "로우"이면 전달 게이트(262)는 오프되고 NMOS 트랜지스터(MN1)는 온된다. 이 때, 제 2 중간 클럭신호(MCLK2)는 노드(N1)로 전달되지 않고, 노드(N1)는 NMOS 트랜지스터(MN1)에 의해 "로우" 상태를 유지한다. 따라서, 이 때는 제 1 중간 내부 클럭신호(MCLK1)가 그대로 내부 클럭신호(ICLK)가 된다.In the normal operation mode, not the test mode, the MRS signal MRS is in a "low" state. When the MRS signal MRS is "low", the transfer gate 262 is off and the NMOS transistor MN1 is on. At this time, the second intermediate clock signal MCLK2 is not transmitted to the node N1, and the node N1 is maintained in a "low" state by the NMOS transistor MN1. Therefore, in this case, the first intermediate internal clock signal MCLK1 becomes the internal clock signal ICLK as it is.
도 6에 도시된 듀티 보정회로(270)의 동작은 다음과 같다.The operation of the duty cycle correction circuit 270 shown in FIG. 6 is as follows.
듀티 보정회로(270)는 MRS 신호가 발생하여 테스트 모드가 진행되어, 외부 클럭신호(ICLK)보다 두 배 빠른 내부 클럭신호(ICLK1)가 발생되는 경우, 내부 클럭신호(ICLK)의 "하이" 상태인 구간과 "로우" 상태인 구간을 서로 같아지도록 하는 기능을 한다.When the MRS signal is generated and the test mode is performed and the internal clock signal ICLK1 is generated twice as fast as the external clock signal ICLK, the duty cycle correction circuit 270 performs the "high" state of the internal clock signal ICLK. It is a function to make the interval between the "in" section and the "low" state equal to each other.
내부 클럭신호(ICLK)가 "하이" 상태인 구간에서는, PMOS 트랜지스터(MP2)는 온되고, NMOS 트랜지스터(MN2)는 오프되어 커패시터(C1)는 충전된다. 그런데, 이 구간에서 PMOS 트랜지스터(MP3)는 오프되고, NMOS 트랜지스터(MN3)는 온되므로 커패시터(C2)는 방전된다. 따라서, 내부 클럭신호(ICLK)가 "하이" 상태인 구간에서는, 노드(N3)의 전위가 노드(N4)의 전위보다 높으며 비교기(271)의 출력인 듀티 보정신호(DCO)는 "로우" 상태가 된다.In the section where the internal clock signal ICLK is in the "high" state, the PMOS transistor MP2 is turned on, the NMOS transistor MN2 is turned off, and the capacitor C1 is charged. In this section, however, the PMOS transistor MP3 is turned off and the NMOS transistor MN3 is turned on so that the capacitor C2 is discharged. Therefore, in the period in which the internal clock signal ICLK is in the "high" state, the potential of the node N3 is higher than the potential of the node N4, and the duty correction signal DCO, which is the output of the comparator 271, is in the "low" state. Becomes
내부 클럭신호(ICLK)가 "로우" 상태인 구간에서는, PMOS 트랜지스터(MP2)는 오프되고, NMOS 트랜지스터(MN2)는 온되어 커패시터(C1)는 방전된다. 그런데, 이 구간에서 PMOS 트랜지스터(MP3)는 온되고, NMOS 트랜지스터(MN3)는 오프되므로 커패시터(C2)는 충전된다. 따라서, 따라서, 내부 클럭신호(ICLK)가 "로우" 상태인 구간에서는, 노드(N3)의 전위가 노드(N4)의 전위보다 낮으며 비교기(271)의 출력인 듀티 보정신호(DCO)는 "하이" 상태가 된다.In the section where the internal clock signal ICLK is in the "low" state, the PMOS transistor MP2 is turned off, the NMOS transistor MN2 is turned on, and the capacitor C1 is discharged. In this section, however, the PMOS transistor MP3 is turned on and the NMOS transistor MN3 is turned off, so that the capacitor C2 is charged. Therefore, in the period in which the internal clock signal ICLK is in the "low" state, the potential correction signal DCO, which is the output of the comparator 271 and the potential of the node N3 is lower than the potential of the node N4, is " High "state.
상기와 같이, 내부 클럭신호(ICLK)의 한 주기 중 "하이" 상태인 시간이 "로우" 상태인 시간보다 긴 경우에는 듀티 보정신호(DCO)는 "로우" 상태인 시간이 "하이" 상태인 시간보다 길다. 반대로, 내부 클럭신호(ICLK)의 한 주기 중 "하이" 상태인 시간이 "로우" 상태인 시간보다 짧은 경우에는 듀티 보정신호(DCO)는 "하이"상태인 시간이 "로우" 상태인 시간보다 길다.As described above, when one of the periods of the internal clock signal ICLK is longer than the time of the "high" state, the duty correction signal DCO is in the "high" state. Longer than time On the contrary, when the "high" state of the internal clock signal ICLK is shorter than the "low" state, the duty cycle correction signal DCO is less than the time when the "high" state is "low" state. long.
도 6에서 NMOS 트랜지스터(MN4)와 PMOS 트랜지스터(MP1)는 테스트 모드가 아닌 정상 동작모드일 경우 듀티 보정회로(270)의 출력인 듀티 보정신호(DCO)가 내부 클럭신호(ICLK)에 영향을 미치지 않도록 하는 기능을 한다. MRS 신호가 "로우" 상태일 경우, NMOS 트랜지스터(MN4)가 온되고 PMOS 트랜지스터(MP3)가 온되어 커패시터(C2)가 충전된다. 따라서, 비교기(271)의 정(+) 입력단자가 부(-) 입력단자에 비해 강한 "하이" 상태가 되므로 비교기(271)의 출력인 듀티 보정신호(DCO)는 "하이" 상태가 된다. 결국, 도 4의 제 2 선택회로(240) 내에 있는 맨 오른쪽 시프트 레지스터가 동작하여 제 2 중간 클럭신호(MCLK2)는 제 1 중간 클럭신호(MCLK1)에 영향을 미치지 않게 된다. MRS 신호가 "로우" 상태일 경우, PMOS 트랜지스터(MP1)가 온되고 NMOS 트랜지스터(MN2)가 온되어 커패시터(C1)에 저장되어 있던 전하가 방전된다. 따라서, 비교기(271)의 부(-) 입력단자가 정(+) 입력단자에 비해 강한 "로우" 상태가 되므로 비교기(271)의 출력인 듀티 보정신호(DCO)는 "하이" 상태가 된다. 결국, 도 4의 제 2 선택회로(240) 내에 있는 맨 오른쪽 시프트 레지스터가 동작하여 제 2 중간 클럭신호(MCLK2)는 제 1 중간 클럭신호(MCLK1)에 영향을 미치지 않게 된다.In FIG. 6, the duty cycle correction signal DCO, which is the output of the duty cycle correction circuit 270, does not affect the internal clock signal ICLK in the NMOS transistor MN4 and the PMOS transistor MP1 in the normal operation mode instead of the test mode. It works to prevent. When the MRS signal is in the "low" state, the NMOS transistor MN4 is turned on and the PMOS transistor MP3 is turned on to charge the capacitor C2. Therefore, since the positive input terminal of the comparator 271 becomes a strong "high" state compared to the negative input terminal, the duty correction signal DCO output from the comparator 271 is "high". As a result, the rightmost shift register in the second selection circuit 240 of FIG. 4 operates so that the second intermediate clock signal MCLK2 does not affect the first intermediate clock signal MCLK1. When the MRS signal is in the "low" state, the PMOS transistor MP1 is turned on and the NMOS transistor MN2 is turned on to discharge the charge stored in the capacitor C1. Therefore, since the negative input terminal of the comparator 271 becomes a strong "low" state compared to the positive input terminal, the duty correction signal DCO, which is the output of the comparator 271, becomes a "high" state. As a result, the rightmost shift register in the second selection circuit 240 of FIG. 4 operates so that the second intermediate clock signal MCLK2 does not affect the first intermediate clock signal MCLK1.
도 7에서 알 수 있듯이, MRS 신호가 발생하지 않은 경우에는 선택된 제 2 중간 클럭신호(SMCLK2)는 "로우" 상태를 유지하므로, 내부 클럭신호(ICLK)는 외부 클럭신호(ECLK)와 동일하다. 도 8에서 알 수 있듯이, MRS 신호가 발생한 경우에는 선택된 제 2 중간 클럭신호(SMCLK2)는 제 1 중간 클럭신호(MCLK1)와 주기는 동일하고위상이 차이가 있다. 이 때, 내부 클럭신호(ICLK)의 주기는 외부 클럭신호(ECLK)의 주기의 1/2 이 된다.As shown in FIG. 7, when the MRS signal is not generated, the selected second intermediate clock signal SMCLK2 maintains a low state, so that the internal clock signal ICLK is the same as the external clock signal ECLK. As shown in FIG. 8, when the MRS signal is generated, the selected second intermediate clock signal SMCLK2 has the same period as the first intermediate clock signal MCLK1 and has a different phase. At this time, the period of the internal clock signal ICLK is 1/2 of the period of the external clock signal ECLK.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를 공급하는 테스터를 사용하여 테스트할 수 있으며, 모드 선택신호가 발생하지 않은 경우에 사용되는 핀의 고유한 동작을 모드 선택신호가 발생한 경우에 테스트할 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치의 내부 클럭신호 발생회로에 의하면, 테스트 모드에서 외부 클럭신호보다 빠르고 듀티가 일정한 내부 클럭신호를 발생시킬 수 있다.As described above, the semiconductor memory device according to the present invention can be tested using a tester that supplies a clock signal slower than the internal clock signal of the semiconductor memory device, and unique to the pin used when the mode selection signal does not occur. One operation can be tested in the event of a mode selection signal. In addition, according to the internal clock signal generation circuit of the semiconductor memory device according to the present invention, an internal clock signal having a faster duty than a external clock signal in a test mode may be generated.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030024125A KR100541543B1 (en) | 2003-04-16 | 2003-04-16 | Semiconductor memory device which can be tested using a tester supplying a clock signal slower than an internal clock signal of the semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030024125A KR100541543B1 (en) | 2003-04-16 | 2003-04-16 | Semiconductor memory device which can be tested using a tester supplying a clock signal slower than an internal clock signal of the semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040090180A true KR20040090180A (en) | 2004-10-22 |
| KR100541543B1 KR100541543B1 (en) | 2006-01-10 |
Family
ID=37371340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030024125A KR100541543B1 (en) | 2003-04-16 | 2003-04-16 | Semiconductor memory device which can be tested using a tester supplying a clock signal slower than an internal clock signal of the semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100541543B1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100807115B1 (en) * | 2006-09-29 | 2008-02-27 | 주식회사 하이닉스반도체 | Semiconductor memory device and driving method thereof |
| KR100826975B1 (en) * | 2006-06-30 | 2008-05-02 | 주식회사 하이닉스반도체 | A circuit of clock generator and the method of clock Generating |
| KR100863001B1 (en) * | 2007-02-09 | 2008-10-13 | 주식회사 하이닉스반도체 | Delayed Locked Loop Circuit with Duty Cycle Correction and Control Method of the same |
| KR100892671B1 (en) * | 2007-09-05 | 2009-04-15 | 주식회사 하이닉스반도체 | Apparatus and Method for Testing DLL Circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102610279B1 (en) | 2017-12-12 | 2023-12-07 | 삼성전자주식회사 | Memory device, operating method of memory device and operating method of test system including memory device |
-
2003
- 2003-04-16 KR KR1020030024125A patent/KR100541543B1/en not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100826975B1 (en) * | 2006-06-30 | 2008-05-02 | 주식회사 하이닉스반도체 | A circuit of clock generator and the method of clock Generating |
| US7884661B2 (en) | 2006-06-30 | 2011-02-08 | Hynix Semiconductor Inc. | Clock generator circuit, method of clock generating, and data output circuit using the clock generating circuit and method |
| KR100807115B1 (en) * | 2006-09-29 | 2008-02-27 | 주식회사 하이닉스반도체 | Semiconductor memory device and driving method thereof |
| US7956659B2 (en) | 2006-09-29 | 2011-06-07 | Hynix Semiconductor Inc. | Semiconductor memory device capable of easily performing delay locking operation under high frequency system clock |
| KR100863001B1 (en) * | 2007-02-09 | 2008-10-13 | 주식회사 하이닉스반도체 | Delayed Locked Loop Circuit with Duty Cycle Correction and Control Method of the same |
| US7701273B2 (en) | 2007-02-09 | 2010-04-20 | Hynix Semiconductor Inc. | Delay locked loop circuit with duty cycle correction and method of controlling the same |
| KR100892671B1 (en) * | 2007-09-05 | 2009-04-15 | 주식회사 하이닉스반도체 | Apparatus and Method for Testing DLL Circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100541543B1 (en) | 2006-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100269316B1 (en) | Delayed locked loop & phase locked loop merged with synchronous delay circuit | |
| KR100346836B1 (en) | Delay locked loop circuit having duty cycle correction function and delay locking method | |
| KR100701423B1 (en) | Duty correction device | |
| US7199634B2 (en) | Duty cycle correction circuits suitable for use in delay-locked loops and methods of correcting duty cycles of periodic signals | |
| KR100605588B1 (en) | Delay locked loop in semicinductor memory device and its clock locking method | |
| KR100817962B1 (en) | Delayed locked loop phase blender circuit | |
| KR100861919B1 (en) | multi-phase signal generator and method there-of | |
| KR100837822B1 (en) | Dll circuit and method for controlling the same | |
| US20010015667A1 (en) | Clock signal generating circuit using variable delay circuit | |
| US6812754B1 (en) | Clock synchronizer with offset prevention function against variation of output potential of loop filter | |
| KR20040001434A (en) | Clock Divider in Delay Locked Loop and its method | |
| US20010015664A1 (en) | Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero | |
| KR20080043562A (en) | Dll circuit and method for controlling the same | |
| KR20110134197A (en) | Voltage controlled delay line and delay locked loop circuit and multi-phase clock generator using the voltage controlled delay line | |
| US20080150597A1 (en) | Apparatus and methods for controlling delay using a delay unit and a phase locked loop | |
| KR100541543B1 (en) | Semiconductor memory device which can be tested using a tester supplying a clock signal slower than an internal clock signal of the semiconductor device | |
| KR100776736B1 (en) | Apparatus for Clock Synchronization | |
| US8063708B2 (en) | Phase locked loop and method for operating the same | |
| KR100853862B1 (en) | Frequency multiplier based delay locked loop | |
| US7057428B2 (en) | Circuit for generating phase comparison signal | |
| US6900684B2 (en) | Pulse processing circuit and frequency multiplier circuit | |
| KR100613058B1 (en) | Control circuit for delay locked loop | |
| KR20170130707A (en) | Triangular wave generating device | |
| US20110156778A1 (en) | Internal clock signal generator and operating method thereof | |
| US8331190B2 (en) | Semiconductor memory device and operation method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |