KR20040087045A - Method for fabricating of semiconductor device - Google Patents
Method for fabricating of semiconductor device Download PDFInfo
- Publication number
- KR20040087045A KR20040087045A KR1020030021284A KR20030021284A KR20040087045A KR 20040087045 A KR20040087045 A KR 20040087045A KR 1020030021284 A KR1020030021284 A KR 1020030021284A KR 20030021284 A KR20030021284 A KR 20030021284A KR 20040087045 A KR20040087045 A KR 20040087045A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- film
- wiring layer
- upper electrode
- lower electrode
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더 자세하게는 MIM형 캐패시터를 구비한 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a MIM capacitor.
최근, 제품의 컴팩트화, 고속화에 따라, 몇 개의 LSI(Large Scale Integrated Circuit)를 하나의 LSI로 통합한 시스템 LSI가 이용되고 있다. 또한, 현재, 통신 기술의 발달이 눈부시다. 이 통신에 적용되는 아날로그 회로와 디지털 회로가 하나의 LSI로 통합된 아날로그/디지털 혼재형 LSI가 한창 개발되고 있다.In recent years, as a product becomes more compact and high speed, the system LSI which integrated several large scale integrated circuits (LSI) into one LSI is used. Also, at present, the development of communication technology is remarkable. Mixed analog / digital LSIs that integrate analog and digital circuits for this communication into one LSI are being developed.
아날로그 회로를 구성하기 위해, 고정밀도이며 전압에 의존하지 않고 안정된 특성을 갖는 캐패시터가 요구되고 있다.In order to construct an analog circuit, a capacitor which is highly accurate and has stable characteristics without being dependent on voltage is desired.
이러한 캐패시터로서, PIP(Polysilicon Insulator Polysilicon)형 캐패시터가 이용되고 있다. 이 PIP형 캐패시터는, 불순물이 도핑된 poly-Si과 poly-Si의 전극 사이에 ONO막이 끼워진 구성으로 되어 있다.As such a capacitor, a PIP (Polysilicon Insulator Polysilicon) type capacitor is used. This PIP capacitor has a structure in which an ONO film is sandwiched between an impurity doped poly-Si and poly-Si electrode.
그러나, PIP형 캐패시터는 전압 계수 및 온도 계수가 높기 때문에, 전압 및 온도의 의존성이 있다. 또한, Poly-Si의 저항이 크기 때문에 LSI가 안정된 동작을 행할 수 없는 문제를 갖고 있다.However, PIP type capacitors have high voltage coefficients and temperature coefficients, and thus have dependence on voltage and temperature. In addition, since the resistance of Poly-Si is large, there is a problem that LSI cannot perform stable operation.
그래서, 이러한 문제를 개선하기 위해, MIM(Metal Insulator Metal)형 캐패시터가 주목받고 있다.Thus, in order to improve such a problem, a metal insulator metal (MIM) type capacitor has attracted attention.
이 MIM형 캐패시터는 전압 계수 및 전기 저항이 Poly-Si보다 낮은 금속을 전극으로서 이용하고 있다. 또한, 이 MIM형 캐패시터는 다층 배선층 내에 형성할 수 있기 때문에, 기생 용량도 억제된다.This MIM capacitor uses a metal having a lower voltage coefficient and lower electrical resistance than Poly-Si as an electrode. Moreover, since this MIM type capacitor can be formed in a multilayer wiring layer, parasitic capacitance is also suppressed.
이와 같은 MIM 캐패시터를 구비한 아날로그 소자를 구성하기 위한 종래 반도체소자의 제조방법은 도면에는 도시되지 않았지만, 베리어막 상에 하부 전극 금속, 유전체막, 상부 전극 금속을 순차적으로 퇴적시킨 후에, 상기 상부 전극 금속 상에 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로 하여 상기 상부 전극 금속을 식각한다.Although a conventional method of manufacturing a semiconductor device for constructing an analog device having such a MIM capacitor is not shown in the drawing, after depositing the lower electrode metal, the dielectric film, and the upper electrode metal on the barrier film sequentially, the upper electrode A resist pattern is formed on the metal, and the upper electrode metal is etched using the resist pattern as a mask.
이후에 레지스트 패턴을 쉬트 오프(sheet off)한 다음 유전체막을 식각한다.Thereafter, the resist pattern is sheeted off and the dielectric layer is etched.
그리고 상기 레지스트 패턴을 애싱에 의해 제거한다. 그 결과, 상부 전극막 및 캐패시터 절연막이 형성된다.The resist pattern is then removed by ashing. As a result, an upper electrode film and a capacitor insulating film are formed.
다음에 상기 상부 전극막 및 상기 하부 전극 금속 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 상기 하부 전극 금속을 식각한다.Next, a resist pattern is formed on the upper electrode film and the lower electrode metal, and the lower electrode metal is etched using the resist pattern as a mask.
이 후, 상기 레지스트 패턴을 애싱에 의해 제거한다. 이것에 의해서, 하부 전극막, 캐패시터 절연막, 상부 전극막으로 이루어지는 MIM형 캐패시터가 형성된다.Thereafter, the resist pattern is removed by ashing. As a result, a MIM capacitor formed of a lower electrode film, a capacitor insulating film, and an upper electrode film is formed.
다음에 상기 전며에 층간 절연막을 증착하고, CMP(Chemical Mechanical Polishing)법으로 평탄화한다.Next, an interlayer insulating film is deposited on the tip, and planarized by CMP (Chemical Mechanical Polishing).
이후에 상기 층간 절연막 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, 상기 층간 절연막을 식각하여, 복수의 비아홀을 형성한다.Thereafter, a resist pattern is formed on the interlayer insulating film, and the interlayer insulating film is etched using the resist pattern as a mask to form a plurality of via holes.
이 후, 상기 레지스트 패턴을 애싱에 의해 제거한다. 상기 층간 절연막에 형성된 비아홀은, 배선용 접속홀, 하부 전극용 접속홀 및 상부 전극용 접속홀이다.Thereafter, the resist pattern is removed by ashing. The via holes formed in the interlayer insulating film are wiring connection holes, lower electrode connection holes, and upper electrode connection holes.
그러나, 상기 방법에 의한 종래 MIM형 캐패시터의 형성방법은 유전체막을 식각하기 위해 레지스트 패턴을 쉬트 오프한 후 별도로 식각하는 공정을 진행해야 하므로 공정이 복잡하다.However, the conventional method of forming the MIM capacitor by the above method is complicated because the process of etching separately after sheeting off the resist pattern in order to etch the dielectric film is complicated.
또한 유전체막을 식각할 때 하부 전극 금속의 상부도 일부 식각될 수 있고, 이때 금속성 폴리머(Metallic Polymer)가 생성되거나, 상,하부 전극 금속(TiN)이 재증착(re-deposition)되면서 하부 전극막과 상부 전극막간의 브리지(bridge)를 유발하여 페일(fail) 불량이 발생되는 문제가 있다.In addition, when the dielectric layer is etched, the upper part of the lower electrode metal may be partially etched. At this time, a metallic polymer is formed, or upper and lower electrode metals (TiN) are re-depositioned so that the lower electrode metal and the lower electrode metal are etched. There is a problem that a failure is generated by causing a bridge between the upper electrode film.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 공정을 단순화시킬 수 있는 MIM형 캐패시터를 구비한 반도체소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device having a MIM capacitor which can simplify the process.
본 발명의 다른 목적은 상,하부 전극막간에 브리지가 발생하는 것을 방지할 수 있는 MIM형 캐패시터를 구비한 반도체소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device having a MIM capacitor which can prevent the bridge from occurring between the upper and lower electrode films.
본 발명의 또 다른 목적은 비아홀 형성시 식각 마진을 향상시켜 페일(fail) 불량을 방지하기에 알맞은 MIM형 캐패시터를 구비한 반도체소자의 제조방법을 제공하는데 있다.It is still another object of the present invention to provide a method of manufacturing a semiconductor device having a MIM type capacitor suitable for preventing a defective defect by improving an etching margin when forming a via hole.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 단면도.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10 : 반도체기판 11 : 금속층10 semiconductor substrate 11: metal layer
12 : 제 1 배선층 13 : 유전체막12 first wiring layer 13 dielectric film
14 : 제 2 배선층 14a : 상부 전극막14 second wiring layer 14a upper electrode film
15 : 제 1 포토레지스트 패턴 16 : 제 2 포토레지스트 패턴15: first photoresist pattern 16: second photoresist pattern
17 : 하부 전극막 18 : MIM형 캐패시터17: lower electrode film 18: MIM type capacitor
19 : 층간절연막19: interlayer insulating film
20a, 20b, 20c : 배선용 접속홀, 상부 전극용 접속홀, 하부 전극용 접속홀20a, 20b, 20c: connection hole for wiring, connection hole for upper electrode, connection hole for lower electrode
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체기판상에 제 1 배선층과 유전체막과 제 2 배선층을 차례로 증착하는 단계; 상기 유전체막이 일정 두께 남도록 상기 제 2 배선층을 과도식각하여 상부 전극막을 형성하는 단계; 상기 유전체막 및 상기 제 1 배선층을 차례로 식각하여 캐패시터 절연막과 하부 전극막을 형성하는 단계; 상기 하부 전극막과 상기 캐패시터 절연막과 상부 전극막으로 구성된 캐패시터를 포함한 상기 반도체기판 상에 층간절연막을 형성하는 단계; 및 상기 하부 전극막 및 상기 상부 전극막이 드러나도록 비아홀을 형성하는 단계를 포함하는 반도체소자의 제조방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, the step of sequentially depositing a first wiring layer, a dielectric film and a second wiring layer on a semiconductor substrate; Overetching the second wiring layer so that the dielectric film remains a predetermined thickness to form an upper electrode film; Etching the dielectric film and the first wiring layer in order to form a capacitor insulating film and a lower electrode film; Forming an interlayer insulating film on the semiconductor substrate including the capacitor including the lower electrode film, the capacitor insulating film, and the upper electrode film; And forming a via hole to expose the lower electrode layer and the upper electrode layer.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
본 발명에 따른 반도체소자의 제조방법은 도 1a에 도시한 바와 같이 Al으로 구성된 금속층(11)이 형성된 반도체기판(10)상에 제 1 배선층(12)과 유전체막(13)과 제 2 배선층(14)을 차례로 형성한다.In the method of manufacturing a semiconductor device according to the present invention, as shown in FIG. 1A, a first wiring layer 12, a dielectric film 13, and a second wiring layer (12) are formed on a semiconductor substrate 10 on which a metal layer 11 made of Al is formed. 14) are formed in sequence.
이때 금속층(11)은 대략 4500Å의 두께를 갖도록 증착하고, 제 1 배선층(12)과 제 2 배선층(14)은 TiN막을 대략 300Å의 두께를 갖도록 스퍼터법으로 형성하고, 유전체막(13)은 실리콘질화막(Si3N4)를 CVD법으로 형성한다.At this time, the metal layer 11 is deposited to have a thickness of approximately 4500 kPa, the first wiring layer 12 and the second wiring layer 14 are formed by sputtering to form a TiN film having a thickness of approximately 300 kPa, and the dielectric film 13 is formed of silicon. A nitride film (Si3N4) is formed by CVD.
이어서 도 1b에 도시한 바와 같이, 제 2 배선층(14)상에 포토레지스트를 도포한 후, 노광 및 현상공정으로 일영역에만 남도록 제 1 포토레지스트 패턴(15)을 형성한다.Subsequently, as shown in FIG. 1B, after the photoresist is applied on the second wiring layer 14, the first photoresist pattern 15 is formed so that only one region remains in the exposure and development processes.
이어서 도 1c에 도시한 바와 같이, 제 1 포토레지스트 패턴(15)을 마스크로제 2 배선층(14)을 식각하여 상부 전극막(14a)을 형성한다. 상기 제 2 배선층(14)을 식각할 때 과도식각(over etch)하여 유전체막(13)도 식각한다. 이때 유전체막(13)은 300~400Å정도의 두께가 남도록 식각된다. 이후에 제 1 포토레지스트 패턴(15)을 제거한다.Subsequently, as illustrated in FIG. 1C, the second wiring layer 14 is etched using the first photoresist pattern 15 as a mask to form the upper electrode layer 14a. When the second wiring layer 14 is etched, the dielectric layer 13 is also etched by overetching. At this time, the dielectric film 13 is etched to leave a thickness of about 300 ~ 400Å. Thereafter, the first photoresist pattern 15 is removed.
이어서 도 1d에 도시한 바와 같이, 상부 전극막(14a)을 포함한 반도체기판(10) 전면에 포토레지스트를 도포한 후에, 노광 및 현상공정으로 상부 전극층(14a) 및 그에 인접한영역 상에만 남도록 제 2 포토레지스트 패턴(16)을 형성한다.Subsequently, as shown in FIG. 1D, after the photoresist is applied to the entire surface of the semiconductor substrate 10 including the upper electrode film 14a, the second photoresist remains only on the upper electrode layer 14a and the region adjacent thereto by an exposure and development process. The photoresist pattern 16 is formed.
이어서 도 1e에 도시한 바와 같이, 제 2 포토레지스트 패턴(16)을 마스크로 유전체막(13)과 제 1 배선층(12)과 금속층(11)을 차례로 패터닝해서 캐패시터 절연막(13a)과 하부 전극막(17)을 형성한다.Subsequently, as shown in FIG. 1E, the dielectric film 13, the first wiring layer 12, and the metal layer 11 are sequentially patterned using the second photoresist pattern 16 as a mask to form the capacitor insulating film 13a and the lower electrode film. (17) is formed.
상기 공정에 의해서 하부 전극막(17)과 캐패시터 절연막(13a)과 상부 전극막(14a)으로 구성된 MIM형 캐패시터(18)가 형성된다.By the above process, the MIM capacitor 18 including the lower electrode film 17, the capacitor insulating film 13a, and the upper electrode film 14a is formed.
이어서 도 1f에 도시한 바와 같이, MIM형 캐패시터(18)가 형성된 반도체기판(10)상에 층간 절연막(19)을 증착한다.1F, an interlayer insulating film 19 is deposited on the semiconductor substrate 10 on which the MIM capacitor 18 is formed.
다음에 상기 층간 절연막(19)을 CMP(Chemical Mechanical Polishing)법으로 평탄화한다.Next, the interlayer insulating film 19 is planarized by CMP (Chemical Mechanical Polishing).
이후에 상기 층간 절연막(19) 상에 포토레지스트 패턴(미도시)을 형성한다. 이 포토레지스트 패턴을 마스크로 하여, 상기 층간 절연막(19)을 식각하여, 복수의 비아홀을 형성한다.Thereafter, a photoresist pattern (not shown) is formed on the interlayer insulating layer 19. The interlayer insulating film 19 is etched using this photoresist pattern as a mask to form a plurality of via holes.
다음에, 상기 포토레지스트 패턴을 애싱에 의해 제거한다.Next, the photoresist pattern is removed by ashing.
상기 층간 절연막(19)에 형성된 비아홀은, 배선용 접속홀(20a), 상부 전극용 접속홀(20b) 및 하부 전극용 접속홀(20c)이다.The via holes formed in the interlayer insulating film 19 are wiring connection holes 20a, upper electrode connection holes 20b, and lower electrode connection holes 20c.
이하 도면에는 도시되지 않았지만, 상기 각 홀에 콘택 플러그를 형성하고, 각 콘택 플러그와 콘택되게 배선층과, 상부 전극 배선층과, 하부 전극 배선층을 형성한다.Although not shown in the drawings, contact plugs are formed in the holes, and wiring layers, upper electrode wiring layers, and lower electrode wiring layers are formed in contact with the contact plugs.
상기와 같이 제 2 배선층(14)을 식각할 때 유전체막(13)까지 식각되도록 과도식각하므로써, 유전체막(13)의 식각 공정을 생략할 수 있고, 이에 의해 공정을 단순화 시킬 수 있다.When the second wiring layer 14 is etched as described above, the etching process of the dielectric film 13 can be omitted by over-etching such that the dielectric film 13 is etched, thereby simplifying the process.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
전술한 본 발명의 반도체소자의 제조방법은 다음과 같은 효과가 있다.The method of manufacturing the semiconductor device of the present invention described above has the following effects.
첫째, 제 2 배선층을 식각할 때 유전체막을 300~400Å의 두께 남김으로써, 종래에 유전체막을 식각할 때 제 1 배선층의 상부가 식각되어 폴리머가 발생하거나 TiN이 재증착되었던 문제와, 이에 의해 제 1, 제 2 배선층간에 브리지가 발생하였던 문제를 미연에 방지할 수 있다.First, when the second wiring layer is etched, the dielectric film is left at a thickness of 300 to 400 kV. Thus, when the dielectric film is conventionally etched, the upper portion of the first wiring layer is etched to generate a polymer or re-deposit TiN. In addition, the problem that a bridge occurs between the second wiring layers can be prevented in advance.
둘째, 제 2 배선층을 식각할 때 유전체막을 300~400Å의 두께 남김으로써, 차후에 비아홀 형성공정시 식각 스톱층(etch stopping layer)으로 사용하여 충분한 식각 마진을 확보할 수 있다. 이에 의해서 비아홀(via hole) 언더 에치(under etch)로 인한 페일(fail) 불량을 줄일 수 있다.Second, when the second wiring layer is etched, the dielectric film is 300 to 400 두께 thick, so that a sufficient etching margin can be secured by using it as an etch stopping layer in the subsequent via hole forming process. As a result, fail failure due to via holes under etch can be reduced.
셋째, 상부 전극막 형성용 제 2 배선층을 식각할 때 유전체막까지 식각되도록 과도식각하여 유전체막을 식각하는 공정을 생략할 수 있으므로 공정을 단순화 시킬 수 있다.Third, when the second wiring layer for forming the upper electrode film is etched, the process of over-etching the dielectric film to be etched up to the dielectric film may be omitted, thereby simplifying the process.
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030021284A KR100964116B1 (en) | 2003-04-04 | 2003-04-04 | Method for fabricating of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030021284A KR100964116B1 (en) | 2003-04-04 | 2003-04-04 | Method for fabricating of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040087045A true KR20040087045A (en) | 2004-10-13 |
KR100964116B1 KR100964116B1 (en) | 2010-06-16 |
Family
ID=37369276
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030021284A KR100964116B1 (en) | 2003-04-04 | 2003-04-04 | Method for fabricating of semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100964116B1 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100707666B1 (en) * | 2005-12-28 | 2007-04-13 | 동부일렉트로닉스 주식회사 | Method for fabricating of mim capacitor |
KR100710197B1 (en) * | 2005-12-28 | 2007-04-20 | 동부일렉트로닉스 주식회사 | Method for manufacturing in mim capacitor |
KR101064287B1 (en) * | 2005-08-23 | 2011-09-14 | 매그나칩 반도체 유한회사 | A manufacturing method of MIM capacitor |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980038876A (en) * | 1996-11-27 | 1998-08-17 | 김영환 | Metal wiring formation method of semiconductor device |
KR19990049367A (en) * | 1997-12-12 | 1999-07-05 | 윤종용 | Capacitor Manufacturing Method of Semiconductor Device |
KR19990061344A (en) * | 1997-12-31 | 1999-07-26 | 윤종용 | Method of manufacturing metal-insulating film-metal capacitor |
KR100333641B1 (en) * | 1999-06-30 | 2002-04-24 | 박종섭 | Method for forming capacitor of feram capable of preventing damage of bottom electrode |
-
2003
- 2003-04-04 KR KR1020030021284A patent/KR100964116B1/en active IP Right Grant
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101064287B1 (en) * | 2005-08-23 | 2011-09-14 | 매그나칩 반도체 유한회사 | A manufacturing method of MIM capacitor |
KR100707666B1 (en) * | 2005-12-28 | 2007-04-13 | 동부일렉트로닉스 주식회사 | Method for fabricating of mim capacitor |
KR100710197B1 (en) * | 2005-12-28 | 2007-04-20 | 동부일렉트로닉스 주식회사 | Method for manufacturing in mim capacitor |
Also Published As
Publication number | Publication date |
---|---|
KR100964116B1 (en) | 2010-06-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6770555B2 (en) | Process for fabricating semiconductor integrated circuit device having polycide line and impurity region respectively exposed to contact holes different in depth | |
KR100456829B1 (en) | MIM capacitor compatible to dual damascene and method for fabricating the same | |
KR100368569B1 (en) | Semiconductor device and its manufacturing method | |
KR100964116B1 (en) | Method for fabricating of semiconductor device | |
KR20050022475A (en) | Method for manufacturing a semiconductor device having capacitor | |
US5994223A (en) | Method of manufacturing analog semiconductor device | |
KR20040007155A (en) | Method for forming the capacitor of Metal-Insulator-Metal structure | |
KR100482025B1 (en) | Method of Manufacturing Semiconductor Device | |
JP2002141472A (en) | Semiconductor device and manufacturing method therefor | |
US6673719B2 (en) | Method for etching using a multilevel hard mask | |
KR100807513B1 (en) | Metal-insulator-metal capacitor forming method for semiconductor device | |
KR100398570B1 (en) | Method for manufacturing of ferroelectric capacitor | |
KR100576513B1 (en) | Method for fabricating MIM capacitor of semiconductor device | |
KR100340900B1 (en) | Method of fabricating a semiconductor device | |
KR100338605B1 (en) | Method for forming contact hole of semiconductor | |
KR20010094721A (en) | method for manufacturing of semiconductor device | |
KR100311499B1 (en) | Method for manufacturing capacitor in semiconductor device | |
KR20100065834A (en) | Method for manufacturing a semiconductor device | |
KR20030049184A (en) | Method for fabricating semiconductor device | |
KR20020085578A (en) | Method for forming a metal insulator metal type capacitor | |
KR20020025351A (en) | method for manufacturing of semiconductor device | |
KR20050064588A (en) | Method for manufacturing semiconductor device | |
KR20020002957A (en) | Method for manufacturing semiconductor device | |
KR20010096349A (en) | Method for fabricating a semiconductor memory device having Self-Aligned Contact | |
KR20030072676A (en) | Method for forming metal line of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
N231 | Notification of change of applicant | ||
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130524 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20140519 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20150518 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20160518 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20170529 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20180517 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20190516 Year of fee payment: 10 |