KR20040086707A - Power up reset circuit - Google Patents

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Abstract

PURPOSE: A power up reset circuit is provided to set an output value freely without being influenced by temperature. CONSTITUTION: The first flash memory cell(f1) provides a current path between the first node and a ground to make the first node(MN1) be in a low potential during a power-up. The first unit is turned on according to the potential of the first node to increase a potential of the second node. The second flash memory cell(f2) provides a current path between a power supply and the second node to increase the potential of the second node. The second unit increases the potential of the first node according to the potential of the second node. The third unit varies a potential of the third node according to the potential of the first node. A number of flash memory cells(f3-f10) provide a current path between the third node and the ground to adjust a voltage of the third node. And the fourth unit generates a power-up reset signal according to the potential of the first node and the potential of the third node.

Description

파워업 리셋 회로{Power up reset circuit}Power up reset circuit

본 발명은 파워 업 리셋 회로에 관한 것으로, 특히 낸드 플래시 스트링 구조를 채용한 파워 업 리셋 회로에 관한 것이다.The present invention relates to a power up reset circuit, and more particularly, to a power up reset circuit employing a NAND flash string structure.

반도체 장치의 각 디바이스에 있어서, 각 디바이스에 전원이 공급될 때 그 디바이스의 내부 회로들, 예를 들어 래치 또는 플립 플롭의 초기화를 위해 파업 업 리셋 회로가 사용된다.In each device of the semiconductor device, a strike-up reset circuit is used for initialization of the internal circuits of the device, for example a latch or flip flop, when power is supplied to each device.

이러한 종래의 파워 업 리셋 회로를 도 1 및 도 2를 참조하여 설명하기로 한다.Such a conventional power-up reset circuit will be described with reference to FIGS. 1 and 2.

파워 업 시 Vdd는 도 2에 도시된 바와 같이 서서히 Vcc(예를 들어 3V)로 상승하게 된다. 초기에 노드(bb)의 전위는 트랜지스터(N1)를 통해 상승하게 되지만 노드(bb)와 접지간에 직렬 접속되며, 게이트 단자가 접지에 접속된 네이티브 NMOS 트랜지스터(N2 내지 N10)의 전류 통로를 통해 접지로 전류가 빠지게 되어 제로(zero)전위를 유지하게 된다. 그러므로 인버터(I1)의 출력은 상승하게 되어 노드(MN1)의 전위가 상승하게 된다. 노드(MN1)의 전위 상승에 따라 NMOS랜지스터(N11)의 게이트 전위도 서서히 상승하게 되지만, PMOS트랜지스터(P1 및 P2,P5)에 의해 상승되는 노드(cc)의 전위는 완전하게 접지 전위로 내려가지 않으므로 인버터(I2)를 경유한 출력에 의해 NMOS트랜지스터(N12)가 열리게 된다. 그러므로, 인버터(I4)의 출력인 파워 업 바 신호(PURSTb)는 상승하게 된다(도 2의 0~40ns 구간). 노드(MN1)의 전위가 NMOS트랜지스터(N11)를 턴온시킬 수 있을 정도로 상승되면 PMOS트랜지스터(P3) 및 NMOS트랜지스터(N13)가 턴온되는 반면, NOS트랜지스터(N12)는 턴오프된다. 그러므로 파워 업 바 신호(purstb)는 로우로 떨어진다(도 2의 40~65ns 구간).Upon power-up, Vdd slowly rises to Vcc (eg 3V) as shown in FIG. 2. Initially, the potential of node bb rises through transistor N1 but is connected in series between node bb and ground, and is grounded through the current path of native NMOS transistors N2 through N10 whose gate terminal is connected to ground. As the current falls, the zero potential is maintained. Therefore, the output of the inverter I1 rises and the potential of the node MN1 rises. As the potential of the node MN1 rises, the gate potential of the NMOS transistor N11 also gradually rises, but the potential of the node cc raised by the PMOS transistors P1, P2, and P5 is completely lowered to the ground potential. Therefore, the NMOS transistor N12 is opened by the output via the inverter I2. Therefore, the power up bar signal PURSTb, which is the output of the inverter I4, rises (0 to 40 ns section in FIG. 2). When the potential of the node MN1 rises enough to turn on the NMOS transistor N11, the PMOS transistor P3 and the NMOS transistor N13 are turned on, while the NOS transistor N12 is turned off. Therefore, the power up bar signal purstb falls low (40-65ns section in FIG. 2).

한편, 노느(bb)의 전위가 떨어지면 PMOS트랜지스터(P4)가 턴온되어 노드(aa)의 전위는 서서히 상승하게 된다. 또한, 노드(aa)의 전위는 전원(Vdd)과 노드(aa)간에 직렬 접속되고, 게이트 단자가 노드(aa)에 접속되는 네티브 NMOS트랜지스터(N14 내지 N23)에 의해 상승된다. 노드(aa)의 전위가 NMOS트랜지스터(N24)의 문턱 전압 이상으로 올라가면 NMOS트랜지스터(N24)턴온된다. 그러므로 노드(aa)의 전위는 일정하게 유지된다. 노드(aa)의 전위에 따라 전원과 노드(bb)간에 직렬접속되고 게이트가 노드(aa)에 접속되는 PMOS트랜지스터(P5 내지 P10)가 턴온되어 노드(bb)의 전위가 상승하게 된다. 노드(bb)의 전위가 상승되면 노드(MN1)의 전위는 떨어지게되므로 NMOS트랜지터(N12)가 다시 턴온되고 인버터(I4)의 출력, 즉 파워 업 바신호는 하이 상태로 올라가게 된다.On the other hand, when the potential of the node bb drops, the PMOS transistor P4 is turned on and the potential of the node aa gradually rises. Further, the potential of the node aa is raised by the negative NMOS transistors N14 to N23 connected in series between the power supply Vdd and the node aa and the gate terminal thereof is connected to the node aa. When the potential of the node aa rises above the threshold voltage of the NMOS transistor N24, the NMOS transistor N24 is turned on. Therefore, the potential of the node aa is kept constant. According to the potential of the node aa, the PMOS transistors P5 to P10, which are connected in series between the power supply and the node bb and whose gate is connected to the node aa, are turned on so that the potential of the node bb is increased. When the potential of the node bb rises, the potential of the node MN1 falls, so that the NMOS transistor N12 is turned on again and the output of the inverter I4, that is, the power up bar signal goes up to a high state.

이러한 종래 회로에 있어서, 파워 업 바신호(purstb)는 저항(R)값을 조정하여 세트하므로 온도 및 공정등에 많은 영향을 받게 된다. 또한 네티브 트랜지스터를 사용하게 되므로 특정노드를 최적화하는 것이 불가능하게 된다.In such a conventional circuit, since the power up bar signal purstb is set by adjusting the resistance R value, the power up bar signal purstb is greatly influenced by temperature and process. The use of negative transistors also makes it impossible to optimize specific nodes.

따라서, 본 발명은 온도등에 영향을 받지 않고 출력값을 자유로히 세트 할 수 있는 파워 업 리셋트 회로를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a power-up reset circuit which can freely set an output value without being affected by temperature or the like.

도 1 은 종래 기술에 따른 파워 업 리셋 회로도이다.1 is a power-up reset circuit diagram according to the prior art.

도 2 는 도 1의 특성을 설명하기 위한 파형도이다.2 is a waveform diagram illustrating the characteristics of FIG. 1.

도 3 은 본 발명에 따른 파워 업 리셋 회로도이다.3 is a power-up reset circuit diagram in accordance with the present invention.

도 4 는 도 4의 특성을 설명하기 위한 파형도이다.4 is a waveform diagram illustrating the characteristics of FIG. 4.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10: 문턱 전압 확인 회로 20:문턱 전압 제어 회로10: threshold voltage confirmation circuit 20: threshold voltage control circuit

f1 내지 f10:플래시 메모리 셀f1 to f10: flash memory cells

상술한 목적을 달성하기 위한 본 발명에 따른 파워 업 리셋트 회로는 파워 업 시 제 1 노드를 저 전위로 만들기 위해 상기 제 1 노드와 접지 간에 전류통로를 제공하는 제 1 플래시 메모리 셀과; 상기 제 1 노드의 전위에 따라 턴온되어 제 2 노드의 전위를 상승시키기 위한 제 1 수단; 상기 제 2 노드의 전위를 상승시키기 위해 전원과 상기 제 2 노드간에 전류 통로를 제공하는 제 2 플래시 메모리 셀과; 상기 제 2 노드의 전위에 따라 상기 제 1 노드의 전위를 상승시키기 위한 제 2 수단과; 상기 제 1 노드의 전위에 따라 제 3 노드의 전위를 변화시키기 위한 제 3 수단과; 상기 제 3 노드의 전위를 조정하기 위해 상기 제 3 수단과 접지 간에 전류통로를 제공하는 직렬 접속된 다수의 플래시 메모리 셀과; 상기 제 1 노드의 전위 및 상기 제 3 노드의 전위에 따라 파워 업 리셋트 신호를 생성하는 제 4 수단을 포함하여 구성된 것을 특징으로 한다.A power up reset circuit according to the present invention for achieving the above object comprises a first flash memory cell for providing a current path between the first node and ground to bring the first node to a low potential upon power up; First means for turning on the potential of the first node to raise the potential of the second node; A second flash memory cell providing a current path between a power supply and the second node to raise the potential of the second node; Second means for raising the potential of the first node according to the potential of the second node; Third means for changing a potential of a third node in accordance with the potential of the first node; A plurality of series of flash memory cells connected in series providing a current path between the third means and ground to adjust the potential of the third node; And fourth means for generating a power-up reset signal according to the potential of the first node and the potential of the third node.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3 은 본 발명에 따른 파워 업 리셋트 회로도로써 도 4를 참조하여 상세히 설명하기로 한다.3 is a power-up reset circuit diagram according to the present invention will be described in detail with reference to FIG.

파워 업 시 Vdd는 도 4에 도시된 바와 같이 서서히 Vcc(예를 들어 3V)로 상승하게 된다. 초기에 노드(bb)의 전위는 트랜지스터(N1)를 통해 상승하게 되지만 노드(bb)와 접지간에 접속된 플래시 메모리 셀(f1)의 전류 통로를 통해 접지로 전류가 빠지게 되어 제로(zero)전위를 유지하게 된다. 플래시 메모리 셀(f1)은 오버 이레이즈 상태이므로 콘트롤 게이트에 인가되는 게이트 전압에 따라 문턱 전압이 달라지게 된다. 그러므로 인버터(I1)의 출력은 상승하게 되어 노드(MN1)의 전위가 상승하게 된다. 노드(MN1)의 전위 상승에 따라 NMOS랜지스터(N11)의 게이트 전위도 서서히 상승하게 되지만, PMOS트랜지스터(P1 및 P2, P5)에 의해 상승되는 노드(cc)의 전위는 완전하게 접지 전위로 내려가지 않으므로 인버터(I2)를 경유한 출력에 의해 NMOS트랜지스터(N12)가 열리게 된다. 그러므로, 인버터(I4)의 출력인 파워 업 바 신호(purstb)는 상승하게 된다(도 2의 0~40ns 구간). 노드(MN1)이 전위가 NMOS트랜지스터(N11)를 턴온시킬 수 있을 정도로 상승되면 PMOS트랜지스터(P3) 및 NMOS트랜지스터(N13)가 턴온되는 반면, NOS트랜지스터(N12)는 턴오프된다. 그러므로 파워 업 바 신호(PURSTb)는 로우로 떨어진다(도 4의 45~58ns 구간).Upon power-up, Vdd slowly rises to Vcc (eg 3V) as shown in FIG. 4. Initially, the potential of the node bb rises through the transistor N1, but the current falls to the ground through the current path of the flash memory cell f1 connected between the node bb and the ground, thereby reducing the zero potential. Will be maintained. Since the flash memory cell f1 is in an over-erased state, the threshold voltage is changed according to a gate voltage applied to the control gate. Therefore, the output of the inverter I1 rises and the potential of the node MN1 rises. As the potential of the node MN1 rises, the gate potential of the NMOS transistor N11 also gradually rises, but the potential of the node cc raised by the PMOS transistors P1, P2, and P5 is completely lowered to the ground potential. Therefore, the NMOS transistor N12 is opened by the output via the inverter I2. Therefore, the power up bar signal purstb, which is the output of the inverter I4, rises (0 to 40 ns section in FIG. 2). When the node MN1 rises to such an extent that the potential can turn on the NMOS transistor N11, the PMOS transistor P3 and the NMOS transistor N13 are turned on, while the NOS transistor N12 is turned off. Therefore, the power up bar signal PURSTb falls low (45-58 ns interval in FIG. 4).

한편, 노느(bb)의 전위가 떨어지면 PMOS트랜지스터(P4)가 턴온되어 노드(aa)의 전위는 서서히 상승하게 된다. 또한, 노드(aa)의 전위는 전원과 노드(aa)간에 접속된 플래시 메모리셀(f2)에 의해 상승된다. 플래시 메모리 셀(f2)은 오버 이레이즈 상태이므로 콘트롤 게이트에 인가되는 게이트 전압에 따라 문턱 전압이 달라지게 된다. 노드(aa)의 전위가 NMOS트랜지스터(N24)의 문턱 전압 이상으로 올라가면 NMOS트랜지스터(N24)턴온된다. 그러므로 노드(aa)의 전위는 일정하게 유지된다. 노드(aa)의 전위에 따라 전원(Vdd)과 노드(bb)간에 직렬접속되고 게이트가 노드(aa)에 접속되는 PMOS트랜지스터(P5 내지 P10)가 턴온되어 노드(bb)의 전위가 상승하게 된다. 노드(bb)의 전위가 상승되면 노드(MN1)의 전위는 떨어지게되므로 NMOS트랜지터(N12)가 다시 턴온되고 인버터(I4)의 출력, 즉 파워 업 바신호는 하이 상태로 올라가게 된다.On the other hand, when the potential of the node bb drops, the PMOS transistor P4 is turned on and the potential of the node aa gradually rises. The potential of the node aa is raised by the flash memory cell f2 connected between the power supply and the node aa. Since the flash memory cell f2 is in an over-erased state, the threshold voltage is changed according to the gate voltage applied to the control gate. When the potential of the node aa rises above the threshold voltage of the NMOS transistor N24, the NMOS transistor N24 is turned on. Therefore, the potential of the node aa is kept constant. According to the potential of the node aa, the PMOS transistors P5 to P10, which are connected in series between the power supply Vdd and the node bb and whose gates are connected to the node aa, are turned on to increase the potential of the node bb. . When the potential of the node bb rises, the potential of the node MN1 falls, so that the NMOS transistor N12 is turned on again and the output of the inverter I4, that is, the power up bar signal goes up to a high state.

또한, 노드(cc)의 전위를 자유로히 세트하기 위해 NMOS트랜지스터(N30)와 NMOS트랜지스터(N30)간에 다수의 플래시 메모리 소자(f3 내지 f10)가 직렬접속된다. 플래시 메모리 셀(f3 내지 f10)은 최초에 오버 이레이즈 상태를 유지하게 되는데, 콘트롤 게이트에 입력되는 게이트 전압에 따라 플래시 메모리 셀의 문턱전압이 변하게 되므로 접지로 흐르는 전류의 양을 조절할 수 있게 된다.In addition, a plurality of flash memory elements f3 to f10 are connected in series between the NMOS transistor N30 and the NMOS transistor N30 to freely set the potential of the node cc. The flash memory cells f3 to f10 are initially in an over-erased state. The threshold voltage of the flash memory cell is changed according to the gate voltage input to the control gate, thereby controlling the amount of current flowing to the ground.

전술한 플래시 메모리 셀(f1 내지 f10)의 문턱 전압은 센스 증폭기 등으로 구성된 문턱 전압 확인 회로(10)에 의해 센싱되며, 센싱 결과는 문턱 전압 제어 회로(20)에 제공된다. 문턱 전압 제어 회로(20)는 펌프 회로를 포함하여 구성되며 문턱 전압 확인 회로(10)의 출력에 따라 플래시 메모리 셀(f1 내지 f10)의 각 콘트롤게이트에 공급될 게이트 전압을 결정하게 된다.The threshold voltages of the above-described flash memory cells f1 to f10 are sensed by the threshold voltage confirmation circuit 10 composed of a sense amplifier and the like, and the sensing result is provided to the threshold voltage control circuit 20. The threshold voltage control circuit 20 includes a pump circuit and determines a gate voltage to be supplied to each control gate of the flash memory cells f1 to f10 according to the output of the threshold voltage checking circuit 10.

본 발명의 실시예에서는 플래시 메모리 셀(f3 내지 f10)의 각 콘트롤 게이트를 공동 접속하였지만, 각각의 콘트롤 게이트를 별개로 구성하고 문턱 전압 제어 회로(20)를 이용하여 각각의 콘트롤 게이트에 게이트 전압을 별도로 공급할 수도 있다.In the embodiment of the present invention, although the control gates of the flash memory cells f3 to f10 are jointly connected, the respective control gates are separately configured and the gate voltage is applied to each control gate using the threshold voltage control circuit 20. It can also be supplied separately.

상술한 바와 같이 본 발명에 의하면, 종래의 직렬 접속 구성을 갖는 다수의 네티브 트랜지스터 대신에 플래시 메모리 셀을 사용하게 되므로 전압 조정이 자유롭고, 또한 직렬 연결된 다수의 플래시 메모리 셀을 이용하여 온도 또는 공정 조건에 관계 없이 파워 업 리셋트 회로의 최적의 조건을 자유로히 세트할 수 있다.As described above, according to the present invention, since a flash memory cell is used in place of a plurality of negative transistors having a conventional series connection configuration, voltage adjustment is free, and a temperature or process condition is provided by using a plurality of flash memory cells connected in series. Regardless, the optimum conditions of the power-up reset circuit can be freely set.

본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.Although the present invention has been described with reference to the embodiments, one of ordinary skill in the art can modify and change various forms using such embodiments, and thus the present invention is not limited to these embodiments. It is limited by the claims.

Claims (3)

파워 업 시 제 1 노드를 저 전위로 만들기 위해 상기 제 1 노드와 접지 간에 전류통로를 제공하는 제 1 플래시 메모리 셀과;A first flash memory cell providing a current path between the first node and ground to bring the first node to a low potential upon power up; 상기 제 1 노드의 전위에 따라 턴온되어 제 2 노드의 전위를 상승시키기 위한 제 1 수단;First means for turning on the potential of the first node to raise the potential of the second node; 상기 제 2 노드의 전위를 상승시키기 위해 전원과 상기 제 2 노드간에 전류 통로를 제공하는 제 2 플래시 메모리 셀과;A second flash memory cell providing a current path between a power supply and the second node to raise the potential of the second node; 상기 제 2 노드의 전위에 따라 상기 제 1 노드의 전위를 상승시키기 위한 제 2 수단과;Second means for raising the potential of the first node according to the potential of the second node; 상기 제 1 노드의 전위에 따라 제 3 노드의 전위를 가변시키기 위한 제 3 수단과;Third means for varying the potential of the third node according to the potential of the first node; 상기 제 3 노드의 전압을 조정하기 위해 상기 제 3 수단과 접지 간에 전류통로를 제공하는 직렬 접속된 다수의 플래시 메모리 셀과;A plurality of series of flash memory cells connected in series providing a current path between the third means and ground to regulate the voltage of the third node; 상기 제 1 노드의 전위 및 상기 제 3 노드의 전위에 따라 파워 업 리셋트 신호를 생성하는 제 4 수단을 포함하여 구성된 것을 특징으로 하는 파워 업 리셋트 회로.And fourth means for generating a power-up reset signal in accordance with the potential of the first node and the potential of the third node. 제 1 항에 있어서,The method of claim 1, 상기 플래시 메모리의 문턱 전압을 검출하기 위한 문턱 전압 확인 회로와;A threshold voltage checking circuit for detecting a threshold voltage of the flash memory; 상기 문턱 전압 확인 회로의 출력에 따라 상기 플래시 메모리의 콘트롤 게이트에 공급되는 게이트 전압을 생성하는 문턱 전압 제어회로를 포함하여 구성된 것을 특징으로 하는 파워 업 리셋트 회로.And a threshold voltage control circuit for generating a gate voltage supplied to a control gate of the flash memory according to the output of the threshold voltage confirmation circuit. 제 1 항에 있어서,The method of claim 1, 상기 플래시 메모리 셀은 오버 이레이즈 상태인 것을 특징으로 하는 파워 업 리셋트 회로.And the flash memory cell is in an over erased state.
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