KR20040078472A - Memory module capable of selectively testing mounted memory devices and test method thereof - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 모듈에 관한 것으로, 특히 장착된 메모리 장치들을 선택적으로 테스트할 수 있는 메모리 모듈 및 그 메모리 모듈 테스트 방법에 관한 것이다.The present invention relates to a semiconductor memory module, and more particularly, to a memory module capable of selectively testing mounted memory devices and a method of testing the memory module.
고용량의 데이터를 처리하기 위하여, 멀티미디어 시스템은 메모리 모듈들을 내장한다. 메모리 모듈에는 다수개의 메모리 장치들이 장착되는 데, 각 메모리 장치들이 일정한 테스트 과정을 통과한 양품이라 하더라도 메모리 모듈에 장착된 후 일련의 메모리 모듈 테스트가 수행된다.In order to process high volumes of data, multimedia systems incorporate memory modules. A plurality of memory devices are mounted in the memory module. A series of memory module tests are performed after the memory devices are mounted in the memory module even if each memory device passes a certain test procedure.
메모리 모듈의 실장 테스트시, 메모리 모듈에 장착된 메모리 장치들의 동작을 테스트하게 된다. 테스트 결과, 메모리 모듈이 불량인 경우 메모리 모듈 내 어느 메모리 장치가 불량인 지를 찾아내야 한다. 그런데, 불량인 메모리 장치를 찾아내기란 그리 쉬운 일은 아니다.In the mounting test of the memory module, the operation of the memory devices mounted in the memory module is tested. As a result of the test, when the memory module is defective, it is necessary to find out which memory device in the memory module is defective. However, finding a bad memory device is not so easy.
만약 메모리 모듈에서 불량인 메모리 장치를 찾아내었다면, 불량 메모리 장치는 메모리 모듈에서 떼어내어 실제적인 불량 원인이 무엇인지를 정밀하게 테스트하게 된다. 테스트 결과, 불량 원인이 치유될 수 있는 것이라면, 예컨대, 불량인 메모리 셀들을 리던던시 메모리 셀들로 대체할 수 있는 것이면 불량 셀들을 리던던시 메모리 셀들로 대체한 후 다시 메모리 모듈에 장착시킨다. 이렇게 메모리 모듈에서 메모리 장치를 떼어내고 다시 납땜 조립하는 작업은 번거롭고 불편하며 소요되는 시간도 많이 걸리는 단점이 있다.If a bad memory device is found in the memory module, the bad memory device is removed from the memory module and precisely tested for the actual cause of the bad memory device. As a result of the test, if the cause of the failure can be healed, for example, if the defective memory cells can be replaced with the redundant memory cells, the defective cells are replaced with the redundant memory cells and then mounted in the memory module. Removing and re-soldering the memory device from the memory module has the disadvantage of being cumbersome, inconvenient and time-consuming.
따라서, 메모리 모듈 실장 테스트 시, 불량인 메모리 장치를 쉽게 찾아내고 메모리 모듈에서 불량 메모리 장치를 분리시키지 않으면서 불량 메모리 장치를 치유할 수 있는 방안이 요구된다.Therefore, during the memory module mounting test, there is a need for a method of easily finding a bad memory device and healing a bad memory device without separating the bad memory device from the memory module.
본 발명의 목적은 메모리 모듈 테스트 시, 불량인 메모리 장치를 쉽게 찾아낼 수 있는 메모리 모듈을 제공하는 데 있다.An object of the present invention is to provide a memory module that can easily find a bad memory device when testing the memory module.
본 발명의 목적은 불량 메모리 장치를 메모리 모듈에서 떼어내지 않고 불량을 치유할 수 있는 메모리 모듈을 제공하는 데 있다.An object of the present invention is to provide a memory module that can heal the defect without removing the defective memory device from the memory module.
본 발명의 다른 목적은 상기 메모리 모듈의 테스트 방법을 제공하는 데 있다.Another object of the present invention is to provide a test method of the memory module.
도 1은 일반적인 메모리 모듈을 설명하는 도면이다.1 is a diagram illustrating a general memory module.
도 2는 본 발명의 일실시예에 따른 테스트 회로 블락을 설명하는 도면이다.2 illustrates a test circuit block according to an embodiment of the present invention.
상기 목적을 달성하기 위하여, 본 발명의 메모리 모듈은 데이터 입출력 핀들; 및 데이터 입출력 핀들에 각각 연결되고, 데이터 입출력 핀으로 입력되는 데이터 입출력 신호와 모드 레지스터에 저장된 테스트 정보인 모드 레지스터 신호에 응답하여 각각 선택되어 테스트되는 다수개의 메모리 장치들을 포함한다. 메모리 장치들 각각은 모드 레지스터를 셋팅하는 모드 레지스터 명령과 함께 입력되는 어드레스 신호 및 데이터 입출력 신호에 응답하여 발생되는 칩 구분 선택 신호에 의해 상기 해당 메모리 장치들이 선택된다.In order to achieve the above object, the memory module of the present invention comprises data input and output pins; And a plurality of memory devices respectively connected to the data input / output pins and respectively selected and tested in response to a data input / output signal input to the data input / output pin and a mode register signal which is test information stored in the mode register. Each of the memory devices is selected by the chip selection signal generated in response to an address signal and a data input / output signal input together with a mode register command for setting a mode register.
구체적으로, 메모리 장치들 각각은 칩 구분 테스트 신호와 기입 신호를 입력하여 인에이블 신호를 출력하는 노아 게이트; 인에이블 신호에 응답하여 데이터 입출력 신호와 데이터 입출력 신호로부터 발생되는 내부 입력 데이터 신호를 수신하는 데이터 입력 버퍼; 칩 구분 테스트 신호와 내부 입력 데이터 신호를 입력하는 제1 앤드 게이트; 모드 레지스터 신호와 제1 앤드 게이트 출력을 입력하는 제2 앤드 게이트; 및 칩 구분 선택 신호에 응답하여 모드 레지스터 신호 또는 제2 앤드 게이트 출력을 각각 전송하여 테스트 신호로 발생하는 전송 게이트들을 포함한다.In detail, each of the memory devices may include a NOR gate configured to input a chip separation test signal and a write signal to output an enable signal; A data input buffer configured to receive a data input / output signal and an internal input data signal generated from the data input / output signal in response to the enable signal; A first AND gate configured to input a chip separation test signal and an internal input data signal; A second AND gate for inputting a mode register signal and a first AND gate output; And transmission gates which transmit a mode register signal or a second and gate output, respectively, in response to the chip separation select signal, to generate a test signal.
상기 다른 목적을 달성하기 위하여, 본 발명은 다수개의 메모리 장치들이 장착되고 각각의 메모리 장치들에 데이터 입출력 핀들이 연결되는 메모리 모듈에 있어서, 메모리 모듈의 테스트 방법은 메모리 장치들 내 모드 레지스터를 셋팅하는 모드 레지스터 명령과 함께 입력되는 어드레스 신호 및 데이터 입출력 핀들로 입력되는 데이터 입출력 신호에 응답하여 칩 구분 선택 신호들을 발생하는 단계; 칩 구분 선택 신호에 응답하여 메모리 장치들 중 어느 하나를 선택하는 단계; 선택된 메모리 장치 내 데이터 버퍼를 통해 입력되는 데이터 입출력 신호에 따라 내부 데이터를 발생하는 단계; 및 칩 구분 선택 신호 및 내부 입력 데이터에 따라 선택된 메모리 장치를 테스트하는 단계를 포함한다.In order to achieve the above object, the present invention provides a memory module in which a plurality of memory devices are mounted and data input / output pins are connected to respective memory devices. Generating chip segment selection signals in response to an address signal input with the mode register command and a data input / output signal input to the data input / output pins; Selecting one of the memory devices in response to the chip segment selection signal; Generating internal data according to a data input / output signal input through a data buffer in the selected memory device; And testing the selected memory device according to the chip division selection signal and the internal input data.
메모리 모듈 테스트 방법은 칩 구분 선택 신호의 비활성화에 응답하여 상기 모드 레지스터에 저장된 테스트 정보인 모드 레지스터 신호에 따라 상기 메모리 장치를 테스트하는 단계를 더 포함하고, 메모리 장치들의 센싱 속도나 동작 전원 레벨을 변동시켜면서 메모리 장치들의 성능을 테스트하거나 메모리 장치들 중 불량인 메모리 장치를 선택하여 불량 원인을 치유하는 것을 특징으로 한다.The memory module test method may further include testing the memory device according to a mode register signal, which is test information stored in the mode register, in response to deactivation of the chip select signal. By testing the performance of the memory devices or selecting a bad memory device among the memory devices to heal the cause of the failure.
따라서, 본 발명에 의하면 메모리 모듈 테스트 시 불량 메모리 장치를 용이하게 찾아낼 수 있으며, 불량 메모리 장치가 존재하더라고 이를 메모리 모듈로부터 떼어내지 않고 테스트함에 따라 번거롭고 불편한 작업없이 테스트 시간을 줄일 수 있다.Therefore, according to the present invention, a bad memory device can be easily found when testing a memory module, and even if a bad memory device exists, the test time can be shortened without troublesome and inconvenient work as a test without detaching it from the memory module.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 1은 일반적인 메모리 모듈을 설명하는 회로도이다. 이를 참조하면, 메모리 모듈(100)에는 다수개의 메모리 장치들, 예컨대 9개의 DRAM들(101, 102, … ,109)이 장착되어 있다. 각각의 DRAM들(101, 102, … , 109)은 어드레스 핀들과 커맨드 핀들을 통해 수신되는 어드레스 신호와 커맨드 신호들을 공유하고, 각각의 출력을 데이터 입출력 핀들(DQ0, DQ1, …, DQ8)로 출력한다. 이러한 메모리 모듈 사양에서 각각의 DRAM들(101, 102, … , 109)을 구분할 수 있는 신호는 데이터 입출력 핀들(DQ0, DQ1, …, DQ8)이다.1 is a circuit diagram illustrating a general memory module. Referring to this, a plurality of memory devices, for example, nine DRAMs 101, 102,..., 109 are mounted in the memory module 100. Each of the DRAMs 101, 102, ..., 109 shares an address signal and a command signal received through the address pins and the command pins, and outputs each output to the data input / output pins DQ0, DQ1, ..., DQ8. do. In this memory module specification, signals that can distinguish each of the DRAMs 101, 102,..., 109 are data input / output pins DQ0, DQ1,..., DQ8.
도 2는 본 발명의 일실시예에 따른 테스트 회로 블락을 설명하는 도면이다. 테스트 회로 블락(200)은 각각의 DRAM들(101, 102, … , 109)에 내장된다. 테스트 회로 블락(200)은 모드 레지스터(MRS)에 저장된 테스트 정보와 해당 DRAM(101, 102, … , 109)의 선택 신호에 응답하여 각각의 DRAM들(101, 102, … , 109)을 테스트한다.2 illustrates a test circuit block according to an embodiment of the present invention. The test circuit block 200 is embedded in each of the DRAMs 101, 102,..., 109. The test circuit block 200 tests the respective DRAMs 101, 102,... 109 in response to the test information stored in the mode register MRS and the selection signals of the corresponding DRAMs 101, 102,..., 109. .
테스트 회로 블락(200)은 구체적으로 칩 구분 테스트 신호(DQMRS)와 기입 신호(WRITE)를 입력하는 노아 게이트(202), 인에이블 신호(EN)에 응답하여 데이터 입출력 신호(DQ)와 내부 입력 데이터 신호(PDIN)를 수신하는 데이터 입력 버퍼(204), 칩 구분 테스트 신호(DQMRS)와 내부 입력 데이터 신호(PDIN)를 입력하는 제1 앤드 게이트(206), 모드 레지스터 신호(MRS)와 앤드 게이트(206) 출력을 입력하는 제2 앤드 게이트(208), 칩 구분 선택 신호들(DQMRS, /DQMRS)에 응답하여 모드 레지스터 신호(MRS)와 제2 앤드 게이트(208) 출력을 각각 전송하는 전송 게이트들(210, 212)을 포함한다. 전송 게이트들(210, 212)의 출력은 테스트 신호(TEST_MRS)로 발생된다.The test circuit block 200 may specifically include a data input / output signal DQ and internal input data in response to a NOR gate 202 and an enable signal EN for inputting the chip segment test signal DQMRS and the write signal WRITE. The data input buffer 204 for receiving the signal PDIN, the first division gate 206 for inputting the chip discrimination test signal DQMRS and the internal input data signal PDIN, the mode register signal MRS and the AND gate ( 206. Transmission gates for transmitting the mode register signal MRS and the output of the second and gate 208, respectively, in response to the second and gate 208 inputting the output and the chip select select signals DQMRS and / DQMRS. (210, 212). The output of the transmission gates 210 and 212 is generated as a test signal TEST_MRS.
칩 구분 선택 신호(DQMRS)는 모드 레지스터 명령과 함께 입력되는 어드레스신호들과 각각의 DRAM들(101, 102, … , 109, 도 1)을 구분하는 신호로 사용되는 데이터 입출력 핀들(DQ0, DQ1, …, DQ8)에 의해 발생된다. 내부 입력 데이터 신호(PDIN)는 모드 레지스터 셋팅 후 데이터 입출력 핀(DQ)으로 입력되는 데이터로부터 발생된다. 인에이블 신호(EN)는 데이터 입력 버퍼(204)를 인에이블시키는 데, 칩 구분 선택 신호(DQMRS) 또는 기입 신호(WRITE)에 응답하여 발생된다.The chip classification select signal DQMRS is a data input / output pin DQ0, DQ1, which is used as a signal for distinguishing each of the DRAMs 101, 102, ..., 109, and FIG. ... is generated by DQ8). The internal input data signal PDIN is generated from data input to the data input / output pin DQ after the mode register setting. The enable signal EN enables the data input buffer 204 and is generated in response to the chip select select signal DQMRS or the write signal WRITE.
기입 신호(WRITE)는 기입 명령에 따라 발생되는 내부 신호이다. 모드 레지스터 신호(MRS)는 모드 레지스터에 저장된 신호로써, 일반적인 모드 레지스터 셋팅 방식에 의해 모드 레지스터에 저장되는 신호이다. 테스트 신호(TEST_MRS)는 칩 구분 선택 신호(DQMRS)에 응답하여 모드 레지스터 신호(MRS) 또는 제2 앤드 게이트(208) 출력으로 발생된다.The write signal WRITE is an internal signal generated according to the write command. The mode register signal MRS is a signal stored in the mode register and is a signal stored in the mode register by a general mode register setting method. The test signal TEST_MRS is generated as the mode register signal MRS or the second AND gate 208 output in response to the chip division select signal DQMRS.
본 실시예에 따른 메모리 모듈(100, 도 1) 테스트 방법은 다음과 같다.The memory module 100 (FIG. 1) test method according to the present embodiment is as follows.
먼저, 전형적인 방법으로 메모리 모듈을 테스트하는 경우, 칩 구분 선택 신호(DQMRS)가 비활성화되고 기입 신호(WRITE)가 활성화되어, 인에이블 신호(EN)를 활성화시켜 데이터 입력 버퍼(204)를 인에이블시킨다. 데이터 입력 버퍼(204)를 통해 데이터 입출력 데이터(DQ)들이 입력된다. 비활성화된 칩 구분 선택 신호(DQMRS)에 응답하여 제1 전송 게이트(210)가 턴온되어 모드 레지스터 신호(MRS)가 테스트 신호(TEST_MRS)로 전달된다. 이에 따라 모드 레지스터에 저장된 테스트 정보인 모드 레지스터 신호(MRS)에 따라 테스트를 수행하게 된다.First, when testing the memory module in a typical manner, the chip select select signal DQMRS is deactivated and the write signal WRITE is activated, thereby enabling the enable signal EN to enable the data input buffer 204. . Data input / output data DQ are input through the data input buffer 204. The first transfer gate 210 is turned on in response to the deactivated chip separation select signal DQMRS, and the mode register signal MRS is transferred to the test signal TEST_MRS. Accordingly, the test is performed according to the mode register signal MRS, which is test information stored in the mode register.
다음으로, 칩 구분 선택 신호의 활성화에 따라 메모리 모듈을 테스트하는 경우는 다음과 같다. 각각의 DRAM들(101, 102, … , 109, 도 1)을 구분하는 데이터입출력 핀들(DQ0, DQ1, …, DQ8)에 의해 하나의 DRAM, 예컨대, 101 DRAM이 선택되었다고 가장하자. DRAM(101)을 선택하는 제1 데이터 입출력 핀(DQ0)이 활성화된다. 활성화된 칩 구분 선택 신호(DQMRS)에 응답하여 인에이블 신호(EN)가 활성화된다. 제1 데이터 입출력 핀(DQ0)으로 입력되는 데이터(DQ)는 데이터 입력 버퍼(204)를 통해 내부 입력 데이터(PDIN)로 발생된다. 칩 구분 선택 신호(DQMRS)와 내부 입력 데이터(PDIN)는 제1 및 제2 앤드 게이트(206, 208)를 통해 제2 전송 게이트(212)로 전달된다. 이때, 모드 레지스터 신호(MRS)는 미리 모드 레지스터에 활성화레벨로 셋팅된 상태이다. 활성화된 칩 구분 선택 신호(DQMRS)에 응답하여 제2 전송 게이트(212)가 턴온되어 칩 구분 선택 신호(DQMRS)와 내부 입력 데이터(PDIN)의 앤드 출력이 테스트 신호(TEST_MRS)로 전달된다.Next, the memory module is tested according to the activation of the chip select signal. Assume that one DRAM, for example, 101 DRAM, is selected by the data input / output pins DQ0, DQ1, ..., DQ8 that distinguish each of the DRAMs 101, 102, ..., 109, FIG. The first data input / output pin DQ0 selecting the DRAM 101 is activated. The enable signal EN is activated in response to the activated chip separation select signal DQMRS. The data DQ input to the first data input / output pin DQ0 is generated as internal input data PDIN through the data input buffer 204. The chip division select signal DQMRS and the internal input data PDIN are transferred to the second transmission gate 212 through the first and second AND gates 206 and 208. At this time, the mode register signal MRS is previously set to an activation level in the mode register. The second transfer gate 212 is turned on in response to the activated chip separation select signal DQMRS, and the AND output of the chip separation select signal DQMRS and the internal input data PDIN is transferred to the test signal TEST_MRS.
칩 구분 선택 신호(DQMRS)로부터 발생되는 테스트 신호(TEST_MRS)는 DRAM(101)의 센싱 속도를 변화시키거나 동작 전원 레벨을 변화시키면서 DRAM(101)의 성능을 테스트하게 된다. 그리고 테스트 결과, 불량 메모리 셀들이 발생한 경우, 불량 메모리 셀들을 리던던시 메모리 셀들로 대체하는 리페어 동작도 수행한다.The test signal TEST_MRS generated from the chip segment selection signal DQMRS tests the performance of the DRAM 101 while changing the sensing speed of the DRAM 101 or changing the operating power level. As a result of the test, when bad memory cells are generated, a repair operation of replacing bad memory cells with redundant memory cells is also performed.
따라서, 본 발명의 실시예들에 의하면, 메모리 모듈 테스트 시 불량 메모리 장치를 용이하게 찾아낼 수 있으며, 불량 메모리 장치가 존재하더라고 이를 메모리 모듈로부터 떼어내지 않고 테스트함에 따라 번거롭고 불편한 작업없이 테스트 시간을 줄일 수 있다.Therefore, according to embodiments of the present invention, when a memory module is tested, a bad memory device can be easily found, and even if a bad memory device exists, the test time can be reduced without any troublesome and inconvenient work as a test without detaching it from the memory module. Can be.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 본 발명에 의하면, 메모리 모듈 테스트 시 불량 메모리 장치를 용이하게 찾아낼 수 있으며, 불량 메모리 장치가 존재하더라고 이를 메모리 모듈로부터 떼어내지 않고 테스트함에 따라 번거롭고 불편한 작업없이 테스트 시간을 줄일 수 있다.According to the present invention described above, when a memory module is tested, a bad memory device can be easily found, and even if a bad memory device exists, the test time can be shortened without troublesome and inconvenient work as a test without detaching it from the memory module.
Claims (11)
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|---|---|---|---|
| KR1020030013424A KR20040078472A (en) | 2003-03-04 | 2003-03-04 | Memory module capable of selectively testing mounted memory devices and test method thereof |
Applications Claiming Priority (1)
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| KR1020030013424A KR20040078472A (en) | 2003-03-04 | 2003-03-04 | Memory module capable of selectively testing mounted memory devices and test method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040078472A true KR20040078472A (en) | 2004-09-10 |
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|---|---|---|---|
| KR1020030013424A KR20040078472A (en) | 2003-03-04 | 2003-03-04 | Memory module capable of selectively testing mounted memory devices and test method thereof |
Country Status (1)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100612127B1 (en) * | 2004-09-22 | 2006-08-11 | 삼성전자주식회사 | Method for testing memory module and hub of memory module for the same |
| KR100771875B1 (en) * | 2006-07-10 | 2007-11-01 | 삼성전자주식회사 | Semiconductor memory device capable of setting arbitrarily the number of memory cells for test and method thereof |
| US9269414B2 (en) | 2013-10-04 | 2016-02-23 | SK Hynix Inc. | Semiconductor integrated circuit |
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2003
- 2003-03-04 KR KR1020030013424A patent/KR20040078472A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |