KR20040077306A - Method for forming a gate electrode in semiconductor device - Google Patents

Abstract

PURPOSE: A method for forming a gate electrode of a semiconductor device is provided to minimize defects of bridges for connecting gate patterns by forming gate patterns separated to X and Y directions. CONSTITUTION: A gate insulating layer(102) and a conductive layer(104) are formed on a semiconductor substrate(100) having a cell region and a peripheral region. A photoresist layer(106) is formed on the conductive layer. The first exposure process using the first mask is performed on the conductive layer of the cell region. The conductive layer of the peripheral region is patterned. The second exposure process is performed by using the second mask. The first photoresist pattern and the second photoresist pattern are formed on the cell region and the peripheral region by developing the photoresist layer. A gate pattern is formed by etching the conductive layer and the gate insulating layer.

Description

반도체 장치에서 게이트 전극 형성 방법{Method for forming a gate electrode in semiconductor device}Method for forming a gate electrode in semiconductor device

본 발명은 반도체 장치에서 게이트 패턴 형성 방법에 관한 것이다. 보다 상세하게는, X,Y 방향으로 분리되어 각각 고립된 형태를 갖는 게이트 패턴 형성 방법에 관한 것이다.The present invention relates to a method of forming a gate pattern in a semiconductor device. More specifically, the present invention relates to a gate pattern forming method that is separated in the X and Y directions and has an isolated form.

상기 반도체 메모리 장치는 하나의 반도체 기판 상에 다수의 칩들을 양산할 수 있도록 집적도가 향상되고 있고, 이를 위해 상기 메모리 장치에 내장되어 있는 각 패턴들의 선폭 및 각 패턴들 간의 간격은 최소화되고 있다. 따라서, 상기 반도체 메모리 장치의 각 셀에 하나 이상 포함되어 있는 트랜지스터에서 게이트 전극의 선폭 및 게이트 전극들 간의 간격도 더욱 미세해지고 있다. 상기 미세한 선폭 및 간격을 갖는 게이트 전극들을 형성하기 위해 포토리소그라피 공정은 더욱 어려워지고 있다.In the semiconductor memory device, the degree of integration is improved to mass produce a plurality of chips on one semiconductor substrate. For this purpose, the line widths of the patterns included in the memory device and the spacing between the patterns are minimized. Therefore, in the transistor included in at least one cell of the semiconductor memory device, the line width of the gate electrode and the interval between the gate electrodes are also getting smaller. The photolithography process is becoming more difficult to form the gate electrodes having the fine line width and spacing.

특히, SRAM 장치의 셀 게이트 전극과 같이 X, Y 방향으로 분리된 섬(island)형의 고립 패턴을 형성하는 경우, 상기 고립 패턴을 형성하기 위한 리소그라피 공정은 더욱 어려워진다. 그 이유는, 상기 고립 패턴과 하부의 액티브 영역 또는 패턴들 간의 오버랩 마진(overlap margin)을 고려하여야 할 뿐 아니라, 고립 패턴의 선폭뿐 아니라 패턴의 길이도 제어되도록 익스텐션 마진(extension margin)까지 고려하여 공정을 수행하여야 하기 때문이다.In particular, when forming island-like isolation patterns separated in the X and Y directions, such as cell gate electrodes of SRAM devices, the lithography process for forming the isolation patterns becomes more difficult. The reason is not only to consider the overlap margin between the isolated pattern and the lower active region or patterns, but also to consider the extension margin so that not only the line width of the isolated pattern but also the length of the pattern is controlled. This is because the process must be performed.

상기 오버랩 마진 및 익스텐션 마진을 고려하여 포토 마스크 패턴을 제작하고, 상기 포토 마스크 패턴을 사용하여 노광 공정을 수행하더라도 상기 고립 패턴들 사이의 좁은 영역이 충분히 노광되지 않는 현상이 빈번하게 발생한다. 상기와 같이 노광되어야 할 영역이 충분히 노광되지 않는 경우에는 후속 공정에서 미세한 패턴 브릿지 불량이 발생하게 된다.Even when the photomask pattern is manufactured in consideration of the overlap margin and the extension margin, and the exposure process is performed using the photomask pattern, a phenomenon in which a narrow region between the isolation patterns is not sufficiently exposed often occurs. When the area to be exposed as described above is not sufficiently exposed, a fine pattern bridge failure occurs in a subsequent process.

도 1은 SRAM 장치의 셀 영역의 게이트 패턴에서 발생하는 브릿지 불량을 보여주는 도면이다.1 is a diagram illustrating bridge failures occurring in a gate pattern of a cell region of an SRAM device.

도 1을 참조하면, 각각의 셀 게이트 패턴(10)의 길이 방향 끝부분 사이 영역(12a, 12b)에서 주로 패턴 브릿지(15) 불량이 발생된다.Referring to FIG. 1, defects of the pattern bridge 15 are mainly generated in the regions 12a and 12b between the longitudinal ends of the cell gate patterns 10.

상기 패턴 브릿지(15) 불량을 감소시키기 위해 포토 마스크 패턴의 클로오즈 영역을 축소하면 액티브 영역 또는 하부 패턴간의 오버레이 마진을 확보하기가 어렵게 된다.When the close area of the photo mask pattern is reduced to reduce the defect of the pattern bridge 15, it is difficult to secure an overlay margin between the active area and the lower pattern.

상기 패턴 브릿지 불량은 상기 게이트 패턴이 미세화되고 패턴 밀집도가 높아지면서 더욱 증가하고 있어서 반도체 장치의 수율이 저하되는 심각한 문제점을 야기한다.The pattern bridge defect is increasing as the gate pattern becomes finer and the pattern density increases, which causes a serious problem that the yield of the semiconductor device is lowered.

따라서, 본 발명의 목적은 반도체 장치에서 X,Y 방향으로 분리된 형태의 게이트 전극들을 형성하는 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of forming gate electrodes separated in the X and Y directions in a semiconductor device.

도 1은 SRAM 장치의 셀 게이트 패턴에서 발생하는 브릿지 불량을 보여주는 도면이다.1 is a diagram illustrating bridge failures occurring in a cell gate pattern of an SRAM device.

도 2는 본 발명의 일실시예에 따른 SRAM장치에서 셀 게이트 패턴 및 액티브 영역을 보여주는 평면도이다.2 is a plan view illustrating a cell gate pattern and an active region in an SRAM device according to an embodiment of the present invention.

도 3a 내지 도 3e는 본 발명의 일실시예에 따른 SRAM장치에서 게이트 패턴 형성 방법을 설명하기 위한 단면도들이다.3A to 3E are cross-sectional views illustrating a gate pattern forming method in an SRAM device according to an embodiment of the present invention.

도 4a 내지 도 4b는 본 발명의 일 실시예에 사용되는 제1 마스크 패턴의 평면도이다.4A to 4B are plan views of first mask patterns used in an embodiment of the present invention.

도 5a 내지 도 5b는 본 발명의 일 실시예에 사용되는 제2 마스크 패턴의 평면도이다.5A through 5B are plan views of second mask patterns used in an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 101a, 101b : 브릿지 다발 영역100: semiconductor substrate 101a, 101b: bridge bundle region

106 : 포토레지스트막 106a : 제1 포토레지스트 패턴106: photoresist film 106a: first photoresist pattern

106b : 제2 포토레지스트 패턴 108 : 제1 마스크 패턴106b: second photoresist pattern 108: first mask pattern

120 : 셀 게이트 패턴 122 : 페리 게이트 패턴120: cell gate pattern 122: ferry gate pattern

140 : 제2 마스크 패턴140: second mask pattern

상기한 목적을 달성하기 위하여 본 발명은,The present invention to achieve the above object,

셀 및 페리 영역이 구분되는 반도체 기판상에 게이트 절연막 및 도전막을 형성하는 단계;Forming a gate insulating film and a conductive film on a semiconductor substrate in which cell and ferry regions are divided;

상기 도전막 상에 포토레지스트막을 코팅하는 단계;Coating a photoresist film on the conductive film;

상기 셀 영역에 형성된 도전막을 X, Y 방향으로 분리된 패턴들로 패터닝하기 위한 제1 마스크를 개재한 후 제1 노광 공정을 수행하는 단계;Performing a first exposure process after interposing a first mask for patterning the conductive film formed in the cell region into patterns separated in X and Y directions;

상기 페리 영역에 형성된 도전막을 패터닝하고, 동시에 상기 셀 영역의 브릿지 발생 영역에 남아있는 포토레지스트를 재노광하기 위한 제2 마스크 패턴을 개재한 후 제2 노광 공정을 수행하는 단계;Patterning the conductive film formed in the ferry region, and simultaneously performing a second exposure process through a second mask pattern for re-exposing the photoresist remaining in the bridge generation region of the cell region;

상기 노광된 포토레지스트막을 현상하여 상기 셀 영역 상에 제1 포토레지스트 패턴 및 페리 영역 상에 제2 포토레지스트 패턴을 동시에 형성하는 단계; 및Developing the exposed photoresist film to simultaneously form a first photoresist pattern on the cell region and a second photoresist pattern on the ferry region; And

상기 제1 및 제2 포토레지스트 패턴을 식각 마스크로 상기 도전막 및 게이트 절연막을 식각하여 게이트 패턴을 형성하는 단계를 수행한다.Etching the conductive layer and the gate insulating layer using the first and second photoresist patterns as an etch mask to form a gate pattern.

즉, 셀 영역에 X, Y 방향으로 분리된 고립 패턴을 형성하기 위하여 상기 브릿지가 빈번히 발생하는 영역에 노광하는 공정을 한번 더 수행한다. 따라서, 상기 셀 영역에 고립 패턴 형상을 갖고 형성되는 게이트 패턴들의 브릿지 불량을 최소화할 수 있다.That is, in order to form isolation patterns separated in the X and Y directions in the cell region, the process of exposing to the region where the bridge frequently occurs is performed once more. Therefore, it is possible to minimize the bridge failure of the gate patterns formed in the cell region having an isolated pattern shape.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일실시예에 따른 SRAM장치에서 셀 게이트 패턴 및 액티브 영역을 보여주는 평면도이다. 도 3 내지 도 3e는 본 발명의 일실시예에 따른 SRAM장치에서 게이트 패턴 형성 방법을 설명하기 위한 단면도들이다.2 is a plan view illustrating a cell gate pattern and an active region in an SRAM device according to an embodiment of the present invention. 3 to 3E are cross-sectional views illustrating a gate pattern forming method in an SRAM device according to an embodiment of the present invention.

도 3a를 참조하면, 기억 소자로서 제공되는 단위 셀들이 형성되는 셀 영역과 상기 단위 셀들을 구동하는 페리 영역이 구분되는 반도체 기판(100)을 제공한다. 상기 반도체 기판(100) 상에 통상의 소자 분리 공정을 수행하여 액티브 영역(100a, 도 2) 및 필드 영역(100b)을 정의한다.Referring to FIG. 3A, a semiconductor substrate 100 in which a cell region in which unit cells serving as a memory element are formed and a ferry region in which the unit cells are driven are provided is provided. An active device isolation process is performed on the semiconductor substrate 100 to define an active region 100a (FIG. 2) and a field region 100b.

이어서, 상기 액티브 영역(100a) 및 필드 영역(100b)이 정의된 반도체 기판 (100)상에 게이트 절연막(102) 및 도전막(104)을 순차적으로 적층한다. 상기 도전막(104)은 폴리실리콘막, 폴리실리콘막 및 텅스텐 실리사이드막이 적층된 복합막 또는 텅스텐막으로 형성할 수 있다.Subsequently, the gate insulating film 102 and the conductive film 104 are sequentially stacked on the semiconductor substrate 100 on which the active region 100a and the field region 100b are defined. The conductive film 104 may be formed of a composite film or a tungsten film in which a polysilicon film, a polysilicon film, and a tungsten silicide film are stacked.

도 3b를 참조하면, 상기 도전막(104) 상에 포토레지스트막(106)을 코팅한다. 이어서, 상기 셀 영역에 형성될 게이트 패턴을 정의하기 위한 제1 노광 공정(130)을 수행한다.Referring to FIG. 3B, a photoresist film 106 is coated on the conductive film 104. Subsequently, a first exposure process 130 for defining a gate pattern to be formed in the cell region is performed.

상기 SRAM 장치의 단위 셀에는 2개의 패스 트랜지스터(pass TR)와 4개의 풀 다운 트랜지스터(Pull down TR)를 포함하거나 또는 2개의 패스 트랜지스터, 2개의 풀 다운 트랜지스터 및 2개의 저항을 포함한다. 상기 도 2의 SRAM 장치는 단위 셀 내에 2개의 패스 트랜지스터와 4개의 풀 다운 트랜지스터를 포함한다.The unit cell of the SRAM device includes two pass transistors and four pull down transistors, or two pass transistors, two pull down transistors, and two resistors. The SRAM device of FIG. 2 includes two pass transistors and four pull down transistors in a unit cell.

상기 SRAM장치는 다른 메모리 장치에 비해 단위 셀 내에 포함되는 트랜지스터의 개수가 많기 때문에, 상기 트랜지스터의 수평 면적을 가장 작게 차지할 수 있도록 액티브 영역 및 게이트 패턴이 형성되고 배치된다. 따라서, 도 2에 도시된 바와 같이 상기 단위 셀 내에 포함되는 게이트 패턴(120)은 길이 방향이 각각 X 방향으로 배치되기도 하고 Y 방향으로 배치되기도 한다. 또한, 상기 셀 게이트 패턴(120)은 X,Y 방향으로 분리된 섬 형상의 고립 패턴으로 형성된다.Since the SRAM device has a larger number of transistors in a unit cell than other memory devices, an active region and a gate pattern are formed and arranged to occupy the smallest horizontal area of the transistor. Accordingly, as illustrated in FIG. 2, the gate patterns 120 included in the unit cells may be disposed in the X direction or the Y direction in the longitudinal direction, respectively. In addition, the cell gate pattern 120 is formed in an island-shaped isolated pattern separated in the X and Y directions.

이하에서는 상기 도 2에 도시된 형태의 셀 게이트 패턴(120)을 형성하기 위한 제1 노광 공정을 더욱 상세히 설명한다.Hereinafter, a first exposure process for forming the cell gate pattern 120 of the type shown in FIG. 2 will be described in more detail.

먼저, 상기 포토레지스트막(106)에 이격되어 제1 포토 마스크 패턴(108)을 놓는다.First, the first photo mask pattern 108 is spaced apart from the photoresist film 106.

도 4a는 본 실시예에 사용되는 제1 마스크 패턴(108)에서 셀 영역과 대응되는 부위의 평면도를 보여준다. 또한, 4b는 본 실시예에 사용되는 제1 마스크 패턴(108)에서 페리 영역과 대응되는 부위의 평면도를 보여준다.FIG. 4A shows a plan view of a portion of the first mask pattern 108 corresponding to the cell region in the present embodiment. In addition, 4b shows a plan view of a portion corresponding to the ferry region in the first mask pattern 108 used in the present embodiment.

도 4a를 참조하면, 상기 제1 마스크 패턴(108)에서 상기 셀 게이트 패턴(120)을 형성하기 위하여 클로오즈되는 부위는 위상 반전막(110)으로 형성된다. 상기 위상 반전막(110)은 MOSiON 물질로 형성할 수 있다. 그리고, 상기 제1 마스크 패턴(108)에서 상기 셀 게이트 패턴을 형성하기 위해 오픈되어야 하는 부위는 광이 투과되는 투과막(112)으로 형성된다. 상기 투과막(112)은 석영으로 형성할 수 있다. 상기 제1 마스크 패턴(108)에서 클로오즈되는 부위는 이 후 공정에 의해 포토레지스트 패턴이 형성되는 영역과 대응하도록 위치한다.Referring to FIG. 4A, a portion of the first mask pattern 108 that is closed to form the cell gate pattern 120 is formed of a phase inversion film 110. The phase reversal film 110 may be formed of a MOSiON material. In addition, a portion of the first mask pattern 108 that needs to be opened to form the cell gate pattern is formed of a transmissive layer 112 through which light is transmitted. The permeable membrane 112 may be formed of quartz. The portion of the first mask pattern 108 that is closed is positioned to correspond to the region where the photoresist pattern is formed by a subsequent process.

도 4b를 참조하면, 상기 제1 마스크 패턴(108)에서 페리 영역과 대응하는 부위는 광이 투과하지 못하도록 크롬으로 형성되는 차단막(114)이 제공된다.Referring to FIG. 4B, a blocking layer 114 is formed of chromium so that light may not be transmitted to a portion corresponding to the ferry region in the first mask pattern 108.

이어서, 상기 형상을 갖는 제1 마스크 패턴(108)을 사용하여 상기 포토레지스트막(106)을 노광한다. 상기 제1 노광 공정을 수행하면, 상기 셀 게이트 패턴이형성될 부위 상의 포토레지스트막(106)은 선택적으로 노광되고, 상기 페리 영역 상의 포토레지스트 패턴(106)은 전혀 노광되지 않는다.Next, the photoresist film 106 is exposed using the first mask pattern 108 having the above shape. When the first exposure process is performed, the photoresist film 106 on the portion where the cell gate pattern is to be formed is selectively exposed, and the photoresist pattern 106 on the ferry region is not exposed at all.

그런데, 상기 셀 게이트 패턴(120)들에서 길이 방향의 끝부분들 사이의 이격 거리가 매우 좁아지고 있기 때문에 상기 제1 마스크 패턴(108)을 사용하여 노광 공정시을 수행하면 상기 셀 게이트 패턴(120)들 끝부분 사이에 해당하는 포토레지스트막(106) 영역이 충분히 노광되지 않는 문제가 빈번히 발생된다. 상기 영역이 충분히 노광되지 않는 경우 후속 공정에서 상기 셀 게이트 패턴(120)들의 브릿지 불량이 발생하게 된다.However, since the separation distances between the end portions of the cell gate patterns 120 in the longitudinal direction become very narrow, when the exposure process is performed using the first mask pattern 108, the cell gate pattern 120 is formed. The problem that the area of the photoresist film 106 corresponding to these ends is not sufficiently exposed often occurs. If the region is not sufficiently exposed, a bridge failure of the cell gate patterns 120 may occur in a subsequent process.

도 3c를 참조하면, 상기 페리 영역에 형성된 도전막(104)을 패터닝하고 동시에 상기 셀 영역에서 브릿지 불량이 다발하는 영역(101a, 101b, 도 2)의 포토레지스트막을 선택적으로 한번 더 노광하기 위한 제2 노광 공정(150)을 수행한다. 상기 셀 영역에서의 브릿지 불량 다발 영역(101a, 101b, 도 2)은 상기 각각의 셀 게이트 패턴들에서 길이 방향의 끝부분 사이의 영역을 포함한다.Referring to FIG. 3C, a method for patterning the conductive film 104 formed in the ferry region and selectively exposing the photoresist film of the regions 101a, 101b, and FIG. 2 exposure process 150 is performed. Bridge failure bundle regions 101a, 101b, and FIG. 2 in the cell region include regions between end portions in the longitudinal direction in the respective cell gate patterns.

이하에서는 상기 제2 노광 공정(150)을 더욱 상세히 설명한다.Hereinafter, the second exposure process 150 will be described in more detail.

먼저, 상기 포토레지스트막에 이격되어 제2 포토 마스크 패턴(140)을 놓는다.First, the second photo mask pattern 140 is spaced apart from the photoresist film.

도 5a는 본 실시예에 사용되는 제2 마스크 패턴(140)에서 셀 영역과 대응되는 부위의 평면도를 보여준다. 또한, 5b는 본 실시예에 사용되는 제2 마스크 패턴(140)에서 페리 영역과 대응되는 부위의 평면도를 보여준다.FIG. 5A shows a plan view of a portion of the second mask pattern 140 corresponding to the cell region used in the present embodiment. In addition, 5b shows a plan view of a portion corresponding to the ferry region in the second mask pattern 140 used in the present embodiment.

도 5a를 참조하면, 상기 제2 마스크 패턴(140)에서 셀 영역의 브릿지 불량다발 영역(101a, 101b)과 대응하는 부위는 선택적으로 석영으로 형성된 투과막(142)이 제공된다. 그리고, 상기 브릿지 불량 다발 영역(101a, 101b)을 제외한 셀 영역과 대응하는 부위은 크롬으로 형성되는 차단막(144)이 제공된다. 상기 브릿지 불량 다발 영역(101a, 101b)은 후속 공정에 의해 형성되는 셀 게이트 패턴의 끝부분 사이의 영역을 포함한다.Referring to FIG. 5A, a portion of the second mask pattern 140 corresponding to the bridge defective bundle regions 101a and 101b of the cell region may be provided with a transparent membrane 142 selectively formed of quartz. In addition, a blocking film 144 formed of chromium is provided at a portion corresponding to the cell region except for the bridge failure bundle regions 101a and 101b. The bridge defective bundle regions 101a and 101b include regions between ends of the cell gate patterns formed by subsequent processes.

도 5b를 참조하면, 상기 제2 마스크 패턴(140)에서 페리 영역과 대응하는 부위는 설계된 페리 게이트 패턴을 형성하기 위한 클로오즈 부위 및 오픈 부위를 구비한다. 상기 클로오즈 부위는 MOSiON 물질로 형성되는 위상 반전막(146)이 제공되고, 상기 오픈 부위는 석영으로 형성되는 투과막(142)이 제공된다. 상기 페리 게이트 패턴(122)은 셀 게이트 패턴(120)처럼 동일 패턴이 반복적으로 배치되지 않기 때문에, 반드시 도 5b에 도시된 형상을 갖는 것은 아니다.Referring to FIG. 5B, a portion corresponding to the ferry region in the second mask pattern 140 includes a closed portion and an open portion for forming the designed ferry gate pattern. The closed portion is provided with a phase reversal membrane 146 formed of a MOSiON material, and the open portion is provided with a transmissive membrane 142 formed of quartz. The ferry gate pattern 122 does not necessarily have the shape shown in FIG. 5B because the same pattern is not repeatedly arranged like the cell gate pattern 120.

이어서, 상기 형상을 갖는 제2 마스크 패턴(140)을 사용하여 상기 포토레지스트막을 한번 더 노광한다.Subsequently, the photoresist film is exposed once more using the second mask pattern 140 having the above shape.

상기 공정을 수행하면, 페리 게이트 패턴이 형성되는 부위의 포토레지스트막 을 노광함과 동시에 상기 브릿지 다발 영역(101a, 101b)의 포토레지스트막 부위가 1번 더 노광된다.By performing the above process, the photoresist film of the portion where the ferry gate pattern is formed is exposed, and the photoresist film portion of the bridge bundle regions 101a and 101b is exposed once more.

따라서, 상기 제1 노광 공정시에 상기 셀 게이트 패턴(120)들 끝부분 사이의 영역이 충분히 노광되지 않아서 발생하는 불량을 최소화할 수 있다. 또한, 상기 브릿지 다발 영역(101a, 101b)의 포토레지스트막 부위를 재노광하는 공정을 수행하는데 있어서, 추가적인 마스크 제작이나 노광 공정을 더 추가하여 수행하지 않아도되는 장점이 있다.Therefore, in the first exposure process, defects caused by insufficient exposure of regions between the end portions of the cell gate patterns 120 may be minimized. In addition, in performing the process of re-exposing the photoresist film portions of the bridge bundle regions 101a and 101b, there is an advantage that an additional mask fabrication or exposure process may not be added.

도 3d를 참조하면, 상기 노광된 포토레지스트막(106)을 현상하여 상기 셀 영역 상에 제1 포토레지스트 패턴(106a) 및 페리 영역 상에 제2 포토레지스트 패턴(106b)을 동시에 형성한다. 이 때, 상기 셀 영역에서는 브릿지 다발 영역(101a, 101b)이 2번에 걸쳐 노광되었으므로 X, Y로 분리된 형태를 갖는 제1 포토레지스트 패턴(106a)들은 서로 연결되지 않고 정상적으로 형성된다.Referring to FIG. 3D, the exposed photoresist film 106 is developed to simultaneously form a first photoresist pattern 106a on the cell region and a second photoresist pattern 106b on the ferry region. At this time, since the bridge bundle regions 101a and 101b are exposed twice in the cell region, the first photoresist patterns 106a having a form separated by X and Y are normally formed without being connected to each other.

도 3e를 참조하면, 상기 제1 및 제2 포토레지스트 패턴(106a, 106b)을 식각 마스크로 상기 도전막(104) 및 게이트 절연막(102)을 식각하여 셀 게이트 패턴(120) 및 페리 게이트 패턴(122)들을 형성한다.Referring to FIG. 3E, the conductive layer 104 and the gate insulating layer 102 are etched using the first and second photoresist patterns 106a and 106b as etch masks to form a cell gate pattern 120 and a ferry gate pattern ( 122).

이어서, 상기 제1 및 제2 포토레지스트 패턴(106a, 106b)을 제거한다.Subsequently, the first and second photoresist patterns 106a and 106b are removed.

상기 셀 및 페리 게이트 패턴을 형성하기 위하여 제공되는 제1 및 제2 포토레지스트 패턴은 정상적으로 형성되어 있다. 때문에, 상기 셀 게이트 패턴들이 매우 밀집되게 배치되더라도 상기 셀 게이트 패턴들이 서로 연결되는 브릿지 불량은 거의 발생되지 않는다. 따라서, 상기 브릿지 불량에 의해 야기되는 반도체 장치의 수율 저하를 최소화할 수 있다.First and second photoresist patterns provided to form the cell and ferry gate patterns are normally formed. Therefore, even when the cell gate patterns are arranged very densely, a bridge failure in which the cell gate patterns are connected to each other is hardly generated. Therefore, it is possible to minimize the decrease in yield of the semiconductor device caused by the bridge failure.

상술한 바와 같이 본 발명에 의하면, X,Y 방향으로 분리된 각각의 게이트 패턴들을 형성할 때 상기 게이트 패턴들이 서로 연결되는 브릿지 불량을 최소화할 수 있다. 이로 인해, 반도체 장치의 동작 불량을 감소시키고 반도체 제조 수율을 높힐 수 있다.As described above, according to the present invention, bridge defects in which the gate patterns are connected to each other when forming the gate patterns separated in the X and Y directions can be minimized. For this reason, the malfunction of a semiconductor device can be reduced and a semiconductor manufacturing yield can be raised.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (4)

셀 및 페리 영역이 구분되는 반도체 기판상에 게이트 절연막 및 도전막을 형성하는 단계;Forming a gate insulating film and a conductive film on a semiconductor substrate in which cell and ferry regions are divided; 상기 도전막 상에 포토레지스트막을 코팅하는 단계;Coating a photoresist film on the conductive film; 상기 셀 영역에 형성된 도전막을 X, Y 방향으로 분리된 패턴들로 패터닝하기 위한 제1 마스크를 개재한 후 제1 노광 공정을 수행하는 단계;Performing a first exposure process after interposing a first mask for patterning the conductive film formed in the cell region into patterns separated in X and Y directions; 상기 페리 영역에 형성된 도전막을 패터닝하고, 동시에 상기 셀 영역의 브릿지 발생 영역의 포토레지스트를 재노광하기 위한 제2 마스크 패턴을 개재한 후 제2 노광 공정을 수행하는 단계;Patterning the conductive film formed in the ferry region, and simultaneously performing a second exposure process through a second mask pattern for re-exposing the photoresist of the bridge generation region of the cell region; 상기 노광된 포토레지스트막을 현상하여 상기 셀 영역 상에 제1 포토레지스트 패턴 및 페리 영역 상에 제2 포토레지스트 패턴을 동시에 형성하는 단계; 및Developing the exposed photoresist film to simultaneously form a first photoresist pattern on the cell region and a second photoresist pattern on the ferry region; And 상기 제1 및 제2 포토레지스트 패턴을 식각 마스크로 상기 도전막 및 게이트 절연막을 식각하여 게이트 패턴을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.And forming a gate pattern by etching the conductive layer and the gate insulating layer using the first and second photoresist patterns as etch masks. 제1항에 있어서, 상기 브릿지 발생 영역은 상기 각각의 게이트 패턴들에서 길이 방향의 끝 부분들 사이의 영역을 포함하는 것을 특징으로 하는 반도체 장치의게이트 전극 형성 방법.The method of claim 1, wherein the bridge generation region comprises a region between end portions in a length direction of each of the gate patterns. 제1항에 있어서, 상기 제2 마스크는 셀 영역에서 클로오즈되는 부위는 크롬막으로 형성되고 상기 페리 영역에서 클로오즈되는 부위는 위상 반전막으로 형성된 것으로 사용하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.The gate electrode of claim 1, wherein the second mask is formed by forming a chromium film in the cell region and the closed part in the ferry region by using a phase inversion film. Forming method. 제3항에 있어서, 상기 제2 마스크는 오픈 부위는 상기 브릿지 발생 영역인 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.The method of claim 3, wherein the open portion of the second mask is the bridge generation region.