KR20040071444A - Thin film transistor array panel - Google Patents
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Abstract
Description
본 발명은 박막 트랜지스터 표시판에 관한 것이다.The present invention relates to a thin film transistor array panel.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.The liquid crystal display is one of the most widely used flat panel display devices. The liquid crystal display includes two substrates on which electrodes are formed and a liquid crystal layer interposed therebetween, and rearranges the liquid crystal molecules of the liquid crystal layer by applying a voltage to the electrode. By controlling the amount of light transmitted.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 두 기판에 전극이 각각형성되어 있고 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 가지고 있는 액정 표시 장치이다.Among the liquid crystal display devices, a liquid crystal display device having a thin film transistor for forming an electrode on each of two substrates and switching a voltage applied to the electrode is used.
일반적으로 박막 트랜지스터가 형성되어 있는 기판에는 박막 트랜지스터 외에도 주사 신호를 전달하는 게이트선 및 화상 신호를 전달하는 데이터선을 포함하는 배선이 형성되어 있고, 게이트선과 데이터선이 교차하여 정의되는 화소 영역에는 박막 트랜지스터와 전기적으로 연결되어 있는 화소 전극이 형성되어 있다.In general, a thin film transistor includes a wiring including a gate line for transmitting a scan signal and a data line for transmitting an image signal in addition to the thin film transistor, and a thin film in a pixel region defined by the intersection of the gate line and the data line. A pixel electrode electrically connected to the transistor is formed.
이때, 신호 지연을 방지하기 위하여 배선은 저저항을 가지는 금속 물질, 특히 알루미늄(Al) 또는 알루미늄 합금(Al alloy) 등과 같은 알루미늄 계열의 금속 물질을 사용하는 것이 일반적이다. 그러나, 알루미늄 또는 알루미늄 합금의 배선은 물리적 또는 화학적인 특성이 약하기 때문에 접촉부에서 다른 도전 물질과 연결될 때 부식이 발생하거나 접촉 저항이 증가하는 문제점을 가지고 있다. 특히, 액정 표시 장치에서와 같이 화소 전극으로 사용하는 투명한 도전 물질인 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)를 사용하여 게이트선 및 데이터선의 끝 부분을 보완하는 경우에 ITO 또는 IZO와 알루미늄 또는 알루미늄 합금의 배선과 접하는 접촉부에서 알루미늄 또는 알루미늄 합금의 배선이 부식되거나 접촉 저항이 증가하는 문제점이 발생한다.In this case, in order to prevent signal delay, the wiring is generally made of a metal material having a low resistance, particularly an aluminum-based metal material such as aluminum (Al) or aluminum alloy (Al alloy). However, since the wiring of aluminum or aluminum alloy is weak in physical or chemical properties, there is a problem in that corrosion occurs or contact resistance increases when connected to other conductive materials at the contact portion. In particular, ITO or IZO and aluminum may be used to supplement the ends of the gate line and the data line using indium tin oxide (ITO) or indium zinc oxide (IZO), which are transparent conductive materials used as pixel electrodes, as in a liquid crystal display. Alternatively, a problem occurs in that the wiring of the aluminum or the aluminum alloy is corroded or the contact resistance increases at the contact portion in contact with the wiring of the aluminum alloy.
또한, 이러한 액정 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법에서는 절연막을 사이에 두고 형성되어 있는 배선을 서로 연결하기 위해 절연막을 식각하여 배선의 일부를 드러내는 공정이 필요하다. 그러나 배선 아래에서 절연막이 심하게 언더 컷(under cut)이 발생하는 경우에는 접촉부의 스텝 커버리지(stepcoverage)가 나빠진다. 이로 인하여 이후에 부착되는 구동 집적 회로를 실장되는 접촉부에서 단선이 발생하여 접촉부의 접촉 신뢰도가 저하되는 문제점이 있다.In addition, in the method of manufacturing a thin film transistor array substrate for a liquid crystal display device, a process of exposing a part of the wiring by etching the insulating film is required to connect the wirings formed with the insulating film therebetween. However, if the insulating film is severely under cut under the wiring, the step coverage of the contact portion is deteriorated. As a result, a disconnection occurs in a contact portion on which a driving integrated circuit is subsequently attached, thereby deteriorating a contact reliability of the contact portion.
본 발명이 이루고자 하는 기술적 과제는 낮은 접촉 저항을 가지는 접촉부를 포함하는 박막 트랜지스터 표시판을 제공하는 것이다.An object of the present invention is to provide a thin film transistor array panel including a contact portion having a low contact resistance.
또한, 본 발명이 이루고자 하는 기술적 과제는 접촉부의 접촉 신뢰도를 확보할 수 있는 박막 트랜지스터 표시판을 제공하는 것이다.In addition, the technical problem to be achieved by the present invention is to provide a thin film transistor array panel that can ensure the contact reliability of the contact portion.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판이고,1 is a thin film transistor array panel for a liquid crystal display according to a first embodiment of the present invention.
도 2는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이고,FIG. 2 is a cross-sectional view of the thin film transistor array panel illustrated in FIG. 1 taken along the line II-II ′.
도 3a, 4a, 5a 및 7a는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 표시판의 배치도이고,3A, 4A, 5A, and 7A are layout views of a thin film transistor array panel in which an intermediate process of manufacturing a thin film transistor array panel for a liquid crystal display device according to a first embodiment of the present invention is shown according to a process sequence thereof;
도 3b는 도 3a에서 IIIb-IIIb' 선을 따라 절단한 단면도이고,3B is a cross-sectional view taken along the line IIIb-IIIb ′ in FIG. 3A;
도 4b는 도 4a에서 IVb-IVb' 선을 따라 잘라 도시한 도면으로서 도 3b의 다음 단계를 도시한 단면도이고,4B is a cross-sectional view taken along the line IVb-IVb ′ in FIG. 4A and is a cross-sectional view showing the next step in FIG. 3B;
도 5b는 도 5a에서 Vb-Vb' 선을 따라 잘라 도시한 도면으로서 도 4b의 다음 단계를 도시한 단면도이고,FIG. 5B is a cross-sectional view taken along the line Vb-Vb ′ in FIG. 5A and is a cross-sectional view showing the next step in FIG. 4B;
도 6은 도 5a에서 Vb-Vb' 선을 따라 잘라 도시한 도면으로서 도 5b의 다음 단계를 도시한 단면도이고,FIG. 6 is a cross-sectional view taken along the line Vb-Vb 'of FIG. 5A and illustrating the next step of FIG. 5B;
도 7b는 도 7a에서 VIIb-VIIb' 선을 따라 잘라 도시한 도면으로서 도 6의 다음 단계를 도시한 단면도이고,FIG. 7B is a cross-sectional view taken along the line VIIb-VIIb ′ of FIG. 7A and illustrating the next step of FIG. 6;
도 8은 도 7a에서 VIIb-VIIb' 선을 따라 잘라 도시한 도면으로서 도 7b의 다음 단계를 도시한 단면도이고,FIG. 8 is a cross-sectional view taken along the line VIIb-VIIb 'of FIG. 7A and illustrates the next step of FIG. 7B;
도 9는 도 7a에서 VIIb-VIIb' 선을 따라 잘라 도시한 도면으로서 도 8의 다음 단계를 도시한 단면도이고,FIG. 9 is a cross-sectional view taken along the line VIIb-VIIb ′ of FIG. 7A and illustrating the next step of FIG. 8;
도 10은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,10 is a layout view of a thin film transistor array panel for a liquid crystal display according to a second exemplary embodiment of the present invention.
도 11 및 도 12는 도 10에 도시한 박막 트랜지스터 표시판을 XI-XI' 선 및 XII-XII'선을 따라 잘라 도시한 단면도이고,11 and 12 are cross-sectional views of the thin film transistor array panel illustrated in FIG. 10 taken along lines XI-XI ′ and XII-XII ′,
도 13a는 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고,13A is a layout view of a thin film transistor array panel at a first stage of manufacture according to a second embodiment of the present invention;
도 13b 및 13c는 각각 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선을 따라 잘라 도시한 단면도이며,13B and 13C are cross-sectional views taken along the lines XIIIb-XIIIb 'and XIIIc-XIIIc' of FIG. 13A, respectively.
도 14a 및 14b는 각각 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선을 따라 잘라 도시한 단면도로서, 도 13b 및 도 13c 다음 단계에서의 단면도이고,14A and 14B are cross-sectional views taken along the lines XIIIb-XIIIb 'and XIIIc-XIIIc' in FIG. 13A, respectively, and are cross-sectional views in the next steps of FIGS. 13B and 13C;
도 15a는 도 14a 및 14b 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,FIG. 15A is a layout view of a TFT panel next to FIGS. 14A and 14B;
도 15b 및 15c는 각각 도 15a에서 XVb-XVb' 선 및 XVc-XVc' 선을 따라 잘라 도시한 단면도이며,15B and 15C are cross-sectional views taken along the XVb-XVb 'line and the XVc-XVc' line in FIG. 15A, respectively.
도 16a, 17a, 18a와 도 16b, 17b, 18b는 각각 도 15a에서 XVb-XVb' 선 및 XVc-XVc' 선을 따라 잘라 도시한 단면도로서 도 15b 및 15c 다음 단계들을 공정 순서에 따라 도시한 것이고,16A, 17A, 18A and 16B, 17B, and 18B are cross-sectional views taken along the XVb-XVb 'line and the XVc-XVc' line in FIG. 15A, respectively, illustrating the following steps in the order of the process. ,
도 19a는 도 18a 및 도 18b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,19A is a layout view of a thin film transistor array panel in the next step of FIGS. 18A and 18B.
도 19b 및 19c는 각각 도 19a에서 XIXb-XIXb' 선 및 XIXc-XIXc' 선을 따라 잘라 도시한 단면도이고,19B and 19C are cross-sectional views taken along the lines XIXb-XIXb 'and XIXc-XIXc', respectively, in FIG. 19A;
도 20a, 21a, 22a와 도 20b, 21b, 22b는 각각 도 19a에서 XIXb-XIXb' 선 및 XIXc-XIXc' 선을 따라 잘라 도시한 단면도로서 도 19b 및 19c 다음 단계들을 공정 순서에 따라 도시한 것이고,20A, 21A, 22A and 20B, 21B, 22B are cross-sectional views taken along the lines XIXb-XIXb 'and XIXc-XIXc' in FIG. 19A, respectively, illustrating the following steps in the order of the process. ,
도 23은 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고,FIG. 23 is a layout view illustrating a structure of a thin film transistor array panel for a liquid crystal display according to a third exemplary embodiment of the present invention.
도 24는 도 23에서 XXIII-XXIII' 선을 따라 잘라 도시한 단면도이다.FIG. 24 is a cross-sectional view taken along the line XXIII-XXIII 'of FIG. 23.
이러한 문제점을 해결하기 위하여 본 발명에 따른 박막 트랜지스터 표시판에서 배선은 낮은 비저항을 가지는 알루미늄 또는 알루미늄 합금의 제1 도전막과 IZO 또는 ITO와 낮은 접촉 저항을 가지는 도전 물질로 이루어진 제2 도전막을 포함하고 있다. 이때, 접촉부에서 외부 또는 다른 도전막과 연결되도록 접촉 구멍을 통하여 드러난 배선의 일부분은 제1 도전막이 제거되어 있으며, 접촉 구멍에서 배선의 경계선이 드러나 있다.In order to solve this problem, in the thin film transistor array panel according to the present invention, the wiring includes a first conductive film made of aluminum or aluminum alloy having a low specific resistance and a second conductive film made of a conductive material having a low contact resistance with IZO or ITO. . In this case, the portion of the wiring exposed through the contact hole to be connected to the external or other conductive film at the contact portion has the first conductive film removed, and the boundary line of the wiring is exposed at the contact hole.
더욱 상세하게, 본 발명에 따른 박막 트랜지스터 표시판에는, 절연 기판 위에 게이트선이 형성되어 있고, 그 상부에는 게이트선을 덮는 게이트 절연막이 형성되어 있다. 게이트 절연막 상부에는 반도체가 형성되어 있으며, 게이트선과 교차하며 일부는 상기 반도체와 접하는 데이터선이 형성되어 있다. 게이트 절연막 상부에는 데이터선을 덮고 있으며, 데이터선 또는 게이트선 끝 부분의 경계선 일부를 드러내는 제1 접촉 구멍을 가지는 보호막이 형성되어 있고, 보호막 상부에는 적어도 제1 접촉 구멍을 통하여 게이트선 또는 데이터선 끝 부분의 경계를 덮고 있는 접촉 보조 부재가 형성되어 있다.More specifically, in the thin film transistor array panel according to the present invention, a gate line is formed on an insulating substrate, and a gate insulating film covering the gate line is formed thereon. A semiconductor is formed on the gate insulating layer, and a data line intersecting the gate line and partially contacting the semiconductor is formed. A passivation layer is formed on the gate insulating layer, the passivation layer having a first contact hole that exposes a portion of the boundary line of the data line or the gate line end, and a passivation layer is formed on the passivation layer through at least the first contact hole. The contact assistance member covering the boundary of a part is formed.
이때, 게이트선 또는 데이터선은 크롬 또는 몰리브덴 또는 몰리브덴 합금의 하부막과 알루미늄 또는 알루미늄 합금의 상부막으로 이루어져 있으며, 접촉 보조 부재는 게이트선 및 데이터선의 끝 부분에서 이들의 하부막과 접촉하고 있는 것이 바람직하다.At this time, the gate line or data line is composed of a lower layer of chromium or molybdenum or molybdenum alloy and an upper layer of aluminum or aluminum alloy, and the contact auxiliary member is in contact with the lower layer at the ends of the gate line and the data line. desirable.
접촉 보조 부재는 IZO 또는 ITO로 이루어질 수 있다.The contact aid member may be made of IZO or ITO.
이러한 박막 트랜지스터 표시판은 데이터선과 동일한 층에 형성되어 있는 드레인 전극과 보호막 상부에 형성되어 있으며, 드레인 전극을 드러내는 제2 접촉 구멍을 통하여 드레인 전극과 연결되어 있는 화소 전극을 더 포함한다.The thin film transistor array panel further includes a drain electrode formed on the same layer as the data line and a pixel electrode formed on the passivation layer and connected to the drain electrode through a second contact hole exposing the drain electrode.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right on" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.
이제 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a thin film transistor array substrate according to an embodiment of the present invention will be described in detail with reference to the drawings.
그러면, 이러한 본 발명에 따른 박막 트랜지스터 표시판에 대하여 도면을 참조하여 상세하게 설명하기로 한다.Next, the thin film transistor array panel according to the present invention will be described in detail with reference to the accompanying drawings.
먼저, 도 1 및 도 2를 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조에 대하여 상세히 설명한다.First, the structure of a thin film transistor array panel for a liquid crystal display according to a first exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판이고, 도 2는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다.1 is a thin film transistor array panel for a liquid crystal display according to a first exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view of the thin film transistor array panel shown in FIG. 1 taken along the line II-II '.
절연 기판(110) 위에 다른 물질과 접촉 특성이 우수한 크롬 또는 몰리브덴 또는 몰리브덴 합금 또는 탄탈륨 또는 티타늄 등으로 이루어진 하부 도전막(201)과 낮은 비저항을 가지는 알루미늄 또는 알루미늄 합금의 도전 물질로 이루어진 상부 도전막(202)으로 이루어진 다수의 게이트선(121)이 형성되어 있다. 게이트선(121)의 한 끝 부근에 위치한 부분(125)은 외부로부터의 게이트 신호를 게이트선으로 전달하며, 각 게이트선(121)의 일부(123)는 박막 트랜지스터의 게이트 전극을 이룬다. 또한, 다른 부부보다 넓은 폭을 가지는 게이트선(121)의 일부는 이후에 형성되는 화소 전극(191)과 연결되어 있는 유지 축전기용 도전체 패턴(177)과 중첩되어 유지 축전기를 이루며, 여기서의 유지 용량이 충분하지 않은 경우에는 게이트선(121, 123, 125)으로부터 분리되어 있는 유지 전극선이 추가될 수 있다.An upper conductive film made of a conductive material of aluminum or an aluminum alloy having a low specific resistance and a lower conductive film 201 made of chromium, molybdenum or molybdenum alloy, tantalum or titanium, etc. having excellent contact properties with other materials on the insulating substrate 110 ( A plurality of gate lines 121 formed of 202 are formed. The portion 125 positioned near one end of the gate line 121 transmits a gate signal from the outside to the gate line, and a portion 123 of each gate line 121 forms a gate electrode of the thin film transistor. In addition, a part of the gate line 121 having a wider width than the other couple overlaps the conductive capacitor conductor 177 connected to the pixel electrode 191 to be formed later to form a storage capacitor, and the storage here If the capacitance is not sufficient, the storage electrode lines separated from the gate lines 121, 123, and 125 may be added.
기판(110) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 게이트선(121, 125, 123)을 덮고 있다.On the substrate 110, a gate insulating layer 140 made of silicon nitride (SiN x ) covers the gate lines 121, 125, and 123.
게이트 전극(125)의 게이트 절연막(140) 상부에는 수소화 비정질 규소 등으로 이루어진 선형의 반도체(150)가 형성되어 있으며, 반도체(150)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위로 만들어진 복수 쌍의 저항성 접촉체(163, 165)가 형성되어 있다. 각 쌍의 저항성 접촉체(163, 165)는 해당 게이트선(121)을 중심으로 서로 분리되어 있다.A linear semiconductor 150 made of hydrogenated amorphous silicon or the like is formed on the gate insulating layer 140 of the gate electrode 125, and n + hydrogenation in which silicide or n-type impurities are heavily doped is formed on the semiconductor 150. A plurality of pairs of ohmic contacts 163 and 165 made of amorphous silicon are formed. Each pair of ohmic contacts 163 and 165 are separated from each other with respect to the corresponding gate line 121.
저항성 접촉체(163, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(171) 및 복수의 드레인 전극(175)이 형성되어 있다. 데이터선(171)과 드레인 전극(175)은 알루미늄 또는 은과 같은 저저항의 도전 물질로 이루어진 도전막을 포함한다. 데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 데이터선(171)의 복수의 가지(173)는 각 쌍의 저항성 접촉체(163, 165) 중 하나(163)의 상부까지 연장되어 박막 트랜지스터의 소스 전극(173)을 이룬다. 데이터선(171)의 한쪽 끝 부근에 위치한 부분(179)은 외부로부터의 화상 신호를 데이터선(171)에 전달한다. 박막 트랜지스터의 드레인 전극(175)은 데이터선(171)과 분리되어 있으며 게이트 전극(123)에 대하여 소스 전극(173)의 반대쪽 저항성 접촉체(165) 상부에 위치한다. 또한, 데이터선(171)과 동일한 층에는 이후의 화소 전극(191)과 전기적으로 연결되어 있으며 앞에서 설명한 바와 같이 게이트선(121)과 중첩하는 유지 축전기용 도전체 패턴(177)이 형성되어 있다.A plurality of data lines 171 and a plurality of drain electrodes 175 are formed on the ohmic contacts 163 and 165 and the gate insulating layer 140. The data line 171 and the drain electrode 175 include a conductive film made of a low resistance conductive material such as aluminum or silver. The data line 171 mainly extends in the vertical direction and crosses the gate line 121. The plurality of branches 173 of the data line 171 extend to an upper portion of one of the pair of ohmic contacts 163 and 165 to form the source electrode 173 of the thin film transistor. The portion 179 located near one end of the data line 171 transmits an image signal from the outside to the data line 171. The drain electrode 175 of the thin film transistor is separated from the data line 171 and positioned above the ohmic contact 165 opposite to the source electrode 173 with respect to the gate electrode 123. In addition, the conductive pattern 177 for the storage capacitor is electrically formed on the same layer as the data line 171 and overlaps the gate line 121 as described above.
데이터선(171) 및 드레인 전극(175)은 알루미늄 또는 알루미늄 합금의 단일막으로 형성하는 것이 바람직하지만, 이중층이상으로 형성될 수도 있다. 이중층이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질, 특히 IZO 또는 ITO와 낮은 접촉 저항을 가지는 물질로 만드는 것이 바람직하다. 그 예로는 Al(또는 Al 합금)/Cr 또는 Al(또는 Al 합금)/Mo(또는 Mo 합금) 등을 들 수 있으며, 본 발명의 실시예에서 데이터(171) 및 드레인 전극(175)은 크롬의 하부 도전막(701)과 알루미늄-네오디뮴 합금의 상부 도전막(702)의 이중막으로 이루어져 있다.The data line 171 and the drain electrode 175 are preferably formed of a single film of aluminum or an aluminum alloy, but may be formed of two or more layers. In the case of forming more than two layers, it is preferable that one layer is made of a material having a low resistance and the other layer is made of a material having a low contact resistance with other materials, especially IZO or ITO. Examples include Al (or Al alloy) / Cr or Al (or Al alloy) / Mo (or Mo alloy), and the like. In an embodiment of the present invention, the data 171 and the drain electrode 175 are formed of chromium. It consists of a double film of the lower conductive film 701 and the upper conductive film 702 of aluminum-neodymium alloy.
데이터선(171) 및 드레인 전극(175)과 이들이 가리지 않는 반도체(150) 상부에는 질화 규소 또는 평탄화 특성이 우수한 유기 물질 또는 4.0 이하의 유전율을 가지며 화학 기상 증착으로 적층된 무기 물질로 이루어진 보호막(180)이 형성되어 있다.A passivation layer 180 made of silicon nitride or an organic material having excellent planarization characteristics or an inorganic material having a dielectric constant of 4.0 or less and deposited by chemical vapor deposition on the data line 171 and the drain electrode 175 and the semiconductor 150 that is not covered by the passivation layer 180. ) Is formed.
보호막(180)에는 드레인 전극(175), 데이터선(171)의 끝 부분(179) 및 유지 축전기용 도전체 패턴(177)을 각각 드러내는 접촉 구멍(185, 187, 189)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 끝 부분(125)을 드러내는 접촉 구멍(182)이 형성되어 있다. 여기서, 접촉 구멍(182, 189)은 외부와 연결되는 패드로 사용하는 게이트선(121) 및 데이터선(171) 각각의 끝 부분(125, 179)의 경계선이 드러나도록 형성되어 있고, 접촉 구멍(182, 185, 189)에서 드레인 전극(175)과 게이트선(121) 및 데이터선(171) 각각의 끝 부분(125, 179)의 상부막(202, 702)이 제거되어 있어, 이후에 형성되는 ITO 또는 IZO와의 접촉 특성이 우수한 게이트선(121) 및 데이터선(171)의 하부막(201, 701)을 넓게 확보할 수 있다. 이때, 데이터선(171) 끝 부분(179)의 하부 및 둘레에는 언더 컷되지 않고 게이트 절연막(140)이 잔류하고 있어 접촉 구멍(189)을 통하여 드러나 있다. 이를 통하여 데이터선(171)의 끝 부분(179)과 연결되는 이후의 다른 도전막의 프로파일을 완만하게 형성할 수 있다.In the passivation layer 180, contact holes 185, 187, and 189 are formed to expose the drain electrode 175, the end portion 179 of the data line 171, and the conductive pattern 177 for the storage capacitor. A contact hole 182 is formed to expose the end portion 125 of the gate line 121 together with the insulating layer 140. Here, the contact holes 182 and 189 are formed so that the boundary lines of the end portions 125 and 179 of the gate line 121 and the data line 171 used as pads connected to the outside are exposed, and the contact holes ( The upper layers 202 and 702 of the end portions 125 and 179 of the drain electrode 175 and the gate line 121 and the data line 171 are removed at 182, 185, and 189, respectively. The gate films 121 and the lower films 201 and 701 of the data lines 171 having excellent contact characteristics with ITO or IZO can be secured widely. In this case, the gate insulating layer 140 remains on the lower portion and the circumference of the end portion 179 of the data line 171 and is exposed through the contact hole 189. As a result, a profile of another conductive layer after connecting to the end portion 179 of the data line 171 can be formed smoothly.
보호막(180) 상부에는 접촉 구멍(185, 187)을 통하여 드레인 전극(175) 및 유지 축전기용 도전체 패턴(187)과 전기적으로 연결되어 있으며 화소 영역에 위치하는 화소 전극(191)이 형성되어 있다. 또한, 보호막(180) 위에는 접촉 구멍(182, 189)을 통하여 각각 게이트선(121)의 끝 부분(125) 및 데이터선(171)의 끝 부분(179)과 연결되어 있는 게이트 접촉 보조 부재(192) 및 데이터 접촉 보조 부재(199)가 형성되어 있다. 여기서, 투명 전극(191)과 접촉 보조 부재(192, 199)는 투명한 도전 물질인 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등으로 이루어져 있다. 이러한 본 발명의 제1 실시예에 따른 구조에서는 게이트 접촉 보조 부재(192) 및 데이터 접촉 보조 부재(199)는 게이트선(121) 및 데이터선(171) 각각의 끝 부분(125, 179)의 하부막(201, 701)과 접촉하고 있어 외부의 구동 회로와 연결되는 접촉부에서의 접촉 저항을 최소화할 수 있다. 게이트선(121) 및 데이터선(171) 각각의 끝 부분(125, 179) 하부에서 언더 컷이 없어 게이트 접촉 보조 부재(192) 및 데이터 접촉 보조 부재(199)가 단차로 인하여 단선되는 것을 방지할 수 있으며, 게이트 접촉 보조 부재(192) 및 데이터 접촉 보조 부재(199)의 프로파일(profile)을 완만하게 확보할 수 있어, 이후의 모듈 공정에서 부착되는 구동 집적 회로를 안정적으로 실장할 수 있어 접촉부의 신뢰도를 향상시킬 수 있다.On the passivation layer 180, a pixel electrode 191 is electrically connected to the drain electrode 175 and the conductive capacitor pattern 187 for the storage capacitor through the contact holes 185 and 187 and positioned in the pixel region. . Further, on the passivation layer 180, the gate contact auxiliary member 192 connected to the end portion 125 of the gate line 121 and the end portion 179 of the data line 171 through the contact holes 182 and 189, respectively. ) And a data contact assistant member 199 are formed. Here, the transparent electrode 191 and the contact auxiliary members 192 and 199 are made of indium tin oxide (ITO) or indium zinc oxide (IZO), which are transparent conductive materials. In the structure according to the first exemplary embodiment of the present invention, the gate contact assisting member 192 and the data contact assisting member 199 have lower ends of the end portions 125 and 179 of the gate line 121 and the data line 171, respectively. Contact with the membranes 201 and 701 minimizes contact resistance at the contact portion connected to the external driving circuit. There is no undercut under the end portions 125 and 179 of each of the gate line 121 and the data line 171 to prevent the gate contact auxiliary member 192 and the data contact auxiliary member 199 from being disconnected due to a step. The profile of the gate contact auxiliary member 192 and the data contact auxiliary member 199 can be secured smoothly, and thus the drive integrated circuit attached in a subsequent module process can be stably mounted. It can improve the reliability.
물론 화소 전극(191)과 유지 축전기용 도전체 패턴(177) 및 드레인 전극(175)이 접촉하는 부분도 접촉부와 동일한 구조를 취할 수 있다. 이에 대해서는 제2 실시예를 통하여 구체적으로 설명하기로 한다.Of course, a portion where the pixel electrode 191 contacts the conductive capacitor conductor 177 and the drain electrode 175 may have the same structure as that of the contact portion. This will be described in detail with reference to the second embodiment.
이어, 이러한 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에 대하여 도 1 및 도 2와 도 3a 내지 도 9를 참고로 하여 상세히 설명한다.Next, a method of manufacturing the thin film transistor array panel for a liquid crystal display according to the first exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2 and FIGS. 3A to 9.
먼저, 도 3a 및 3b에 도시한 바와 같이, 기판(110) 위에 크롬의 하부 도전막(201)과 알루미늄 합금의 금속 중, 2 at%의 Nd를 포함하는 Al-Nd를 포함하는 표적을 이용하여 2,500Å 정도의 두께로 상부 도전막(202)을 차례로 스퍼터링(sputtering)으로 적층하고 패터닝하여 게이트선(121) 20-80°범위의 경사각의 테이퍼 구조를 가지는 게이트선(121)을 형성한다.First, as shown in FIGS. 3A and 3B, by using a target including Al-Nd containing 2 at% of Nd in the lower conductive film 201 of chromium and an aluminum alloy metal on the substrate 110. The upper conductive film 202 is sequentially stacked and patterned by sputtering to a thickness of about 2,500 Å to form a gate line 121 having a tapered structure having an inclination angle in the range of 20 to 80 °.
다음, 도 4a 및 도 4b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(140), 비정질 규소로 이루어진 반도체층, 도핑된 비정질 규소층의 삼층막을 연속하여 적층하고 마스크를 이용한 패터닝 공정으로 반도체층과 도핑된 비정질 규소층을 패터닝하여 게이트 전극(125)과 마주하는 게이트 절연막(140) 상부에 섬형 반도체(150)와 섬형의 도핑된 비정질 규소층(160)을 형성한다. 여기서, 게이트 절연막(140)은 질화 규소를 250~1500℃ 온도 범위, 2,000∼5,000Å 정도의 두께로 적층하여 형성하는 것이 바람직하다.Next, as shown in FIGS. 4A and 4B, three layers of a gate insulating layer 140 made of silicon nitride, a semiconductor layer made of amorphous silicon, and a doped amorphous silicon layer are successively laminated, and the semiconductor layer is formed by a patterning process using a mask. The doped amorphous silicon layer is patterned to form an island-type semiconductor 150 and an island-type doped amorphous silicon layer 160 on the gate insulating layer 140 facing the gate electrode 125. Here, the gate insulating film 140 is preferably formed by stacking silicon nitride in a thickness of about 2,000 to 5,000 Pa at a temperature range of 250 to 1500 ° C.
다음, 도 5a 내지 도 5b에 도시한 바와 같이, 몰리브덴 또는 몰리브덴 합금또는 크롬 등으로 이루어진 하부 도전막(701)을 500Å 정도의 두께로, 저저항을 가지는 알루미늄 또는 알루미늄 합금의 금속 중, 2 at%의 Nd를 포함하는 Al-Nd 합금의 표적을 이용하여 상부 도전막(702)을 150℃ 정도에서 2,500Å 정도의 두께로 스퍼터링(sputtering)을 통하여 차례로 적층한 후, 마스크를 이용한 사진 공정으로 패터닝하여 게이트선(121)과 교차하는 복수의 데이터선(171)과 복수의 드레인 전극(175)을 형성한다. 각 데이터선(171)은 도핑된 비정질 규소층(160) 상부까지 연장되어 있는 소스 전극(173)을 포함한다. 드레인 전극(175)은 데이터선(171)과 분리되어 있으며 게이트 전극(123)을 중심으로 소스 전극(173)과 마주한다. 여기서, 상부막(702) 및 하부막(701)은 모두 습식 식각으로 식각할 수 있으며, 상부막(702)은 습식 식각으로 하부막(701)은 건식 식각으로 식각할 수 있으며, 하부막(701)이 몰리브덴 또는 몰리브덴 합금막인 경우에는 상부막(702)과 하나의 식각 조건으로 패터닝할 수 있다. 이때, 유지 축전기용 도전체 패턴(177) 또한 함께 형성한다.Next, as shown in FIGS. 5A to 5B, the lower conductive film 701 made of molybdenum, molybdenum alloy, chromium, or the like is about 500 kPa, and at least 2 at% of aluminum or aluminum alloy metal having low resistance. The upper conductive film 702 was sequentially stacked by sputtering to a thickness of about 2,500 에서 at a temperature of about 150 ° C. using an Al-Nd alloy target including Nd, and then patterned by a photo process using a mask. A plurality of data lines 171 and a plurality of drain electrodes 175 crossing the gate line 121 are formed. Each data line 171 includes a source electrode 173 extending to the upper portion of the doped amorphous silicon layer 160. The drain electrode 175 is separated from the data line 171 and faces the source electrode 173 around the gate electrode 123. Here, both the upper layer 702 and the lower layer 701 may be etched by wet etching, the upper layer 702 may be etched by wet etching, and the lower layer 701 may be etched by dry etching, and the lower layer 701 may be etched. ) Is a molybdenum or molybdenum alloy film may be patterned with the upper film 702 in one etching condition. At this time, the conductive capacitor pattern 177 for the storage capacitor is also formed.
이어, 도핑된 비정질 규소층(160) 중에서 데이터선(171) 및 드레인 전극(175)으로 가려지지 않은 부분을 제거하여 도핑된 비정질 규소층(160) 각각을 게이트 전극(123)을 중심으로 두 개의 저항성 접촉체(163, 165)로 분리시키는 한편, 그 아래의 반도체(150) 부분을 노출시킨다. 이어, 반도체(150)의 노출된 부분 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다.Subsequently, portions of the doped amorphous silicon layer 160 that are not covered by the data line 171 and the drain electrode 175 are removed, so that each of the doped amorphous silicon layers 160 is formed around the gate electrode 123. The resistive contacts 163 and 165 are separated while exposing portions of the semiconductor 150 underneath. Subsequently, it is preferable to perform oxygen plasma to stabilize the exposed part surface of the semiconductor 150.
다음으로, 도 6에서 보는 바와 같이, 질화 규소와 같은 무기 절연막을 또는 낮은 유전율을 가지는 유기 절연막을 적층하여 보호막(180)을 형성하고, 그 상부에감광막(210)을 스핀 코팅 방법으로 도포한다.Next, as shown in FIG. 6, an inorganic insulating film such as silicon nitride or an organic insulating film having a low dielectric constant is stacked to form a protective film 180, and a photosensitive film 210 is coated on the upper part of the semiconductor film by spin coating.
그 후, 마스크를 통하여 감광막(210)에 빛을 조사한 후 현상하여 도 7b에 도시한 바와 같이, 감광막 패턴(212, 214)을 형성한다. 이때, 감광막 패턴(212, 214) 중에서 데이터선(171)의 끝 부분(179)에 대응하는 제2 영역(C1)의 제2 부분(214)은 제1 영역(A1)의 제1 부분(212)보다 얇은 두께를 가지며, 게이트선(121)의 끝 부분(125)에 대응하는 제3 영역(B1)의 제3 부분에서 감광막은 모두 제거한다. 이 때, 드레인 전극(175) 및 유지 축전기용 도전체 패턴(177)의 상부에 위치하는 감광막은 제2 부분(214)과 실질적으로 동일한 두께로 남길 수 있으며, 제3 영역(B1)에서와 같이 감광막을 모두 제거할 수도 있다. 여기서, 제2 영역(C1)에 남아 있는 감광막(214)의 두께와 제1 영역(A1)에 남아 있는 감광막(212)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 조절한다.Thereafter, the photosensitive film 210 is irradiated with light through a mask and then developed to form photosensitive film patterns 212 and 214 as shown in FIG. 7B. At this time, the second portion 214 of the second region C1 corresponding to the end portion 179 of the data line 171 among the photoresist patterns 212 and 214 is the first portion 212 of the first region A1. ), All of the photoresist film is removed from the third portion of the third region B1 corresponding to the end portion 125 of the gate line 121. At this time, the photoresist disposed on the drain electrode 175 and the conductive capacitor pattern 177 may be substantially the same thickness as that of the second portion 214, as in the third region B1. You can also remove all the photoresist film. Here, the ratio of the thickness of the photosensitive film 214 remaining in the second region C1 to the thickness of the photosensitive film 212 remaining in the first region A1 is adjusted according to the process conditions in the etching process described later.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 제2 영역(C1)의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.As such, there may be various methods of varying the thickness of the photoresist layer according to the position. In order to control the light transmittance of the second region C1, a slit or lattice-shaped pattern is mainly formed or a translucent film is used. do.
이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.In this case, the line width of the pattern located between the slits, or the interval between the patterns, that is, the width of the slits, is preferably smaller than the resolution of the exposure apparatus used for exposure. A thin film having a thickness or a thin film may be used.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.When the light is irradiated to the photosensitive film through such a mask, the polymers are completely decomposed at the part directly exposed to the light, and the polymers are not completely decomposed because the amount of light is small at the part where the slit pattern or the translucent film is formed. In the area covered by, the polymer is hardly decomposed. Subsequently, when the photoresist film is developed, only a portion where the polymer molecules are not decomposed is left, and a thin photoresist film may be left at a portion where the light is not irradiated at a portion less irradiated with light. In this case, if the exposure time is extended, all molecules are decomposed, so it should not be so.
이러한 얇은 두께의 감광막(214)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.The thin photoresist 214 may be exposed to light using a photoresist film made of a reflowable material, and then exposed and exposed to a conventional mask that is divided into a part that can completely transmit light and a part that cannot completely transmit light. It can also be formed by letting a part of the photosensitive film flow to the part which does not remain by making it low.
이어, 감광막 패턴(212, 214)을 식각 마스크로 하여 그 하부의 막인 보호막(180) 및 게이트 절연막(140)에 대한 식각을 진행한다. 이때, 제3 영역(B1)에서는 게이트 절연막(140)과 보호막(180)이 제거되어야 하고, 제2 영역(C1)에서는 적어도 게이트 절연막(140)이 남아 있어야 한다.Subsequently, using the photoresist patterns 212 and 214 as an etching mask, etching is performed on the passivation layer 180 and the gate insulating layer 140 which are lower layers thereof. In this case, the gate insulating layer 140 and the passivation layer 180 should be removed in the third region B1, and at least the gate insulating layer 140 should remain in the second region C1.
우선, 도 8에서 보는 바와 같이, 감광막 패턴(212, 214)을 마스크로 하여 보호막(180) 또는 게이트 절연막(140)을 식각하는데, 이때, 제3 영역(B1)에서는 보호막(180)이 완전히 제거되어야 하며, 제2 영역(C1)에서는 감광막의 일부가 잔류할 수도 있다. 이때, 식각은 건식 식각 방법을 적용하며, 보호막(180) 및 감광막(212, 214)에 대하여 실질적으로 동일한 식각비를 가지는 식각 조건으로 실시하는 것이 좋다. 이는 접촉 구멍(189)을 도 1 및 도 2에서 보는 바와 같이 데이터선(171)의 끝 부분(179)의 경계선이 드러나도록 형성하더라도 이후의 식각 공정에서 데이터선(171)의 끝 부분(179) 하부에 위치하는 게이트 절연막(140)을 용이하게 남길 수 있도록 하고, 언더 컷이 발생하는 것을 방지하기 위함이다. 제3 영역(B1)에서 남은 게이트 절연막(140)의 두께는 보호막(180)보다 얇은 것이 바람직하며, 이는 이후의 식각 공정에서 제3 영역(B1)에서 게이트 패드(125)를 드러내기 위해 게이트 절연막(140)을 완전히 제거하더라도 제2 영역(C1)에서는 보호막(180)을 제거하고 게이트 절연막(140)이 식각되지 않도록 하여 데이터선(171)의 끝 부분(179) 하부에서 언더 컷이 발생하지 않도록 하기 위함이다. 도면에서 보는 바와 같이 제3 영역(B1)에서는 게이트 절연막(140) 일부가 식각될 수 있다. 이어, 애싱 공정을 통하여 제2 영역(C1)에서 잔류하는 감광막의 제2 부분(214)을 완전히 제거하여 제2 영역(C1)에서 드레인 전극(175), 유지 축전기용 도전체 패턴(177) 및 데이터선(171)의 끝 부분(179) 상부에 위치하는 보호막(180)을 드러낸다.First, as shown in FIG. 8, the passivation layer 180 or the gate insulating layer 140 is etched using the photoresist patterns 212 and 214 as a mask. In this case, the passivation layer 180 is completely removed in the third region B1. Part of the photoresist layer may remain in the second region C1. In this case, the etching may be a dry etching method, and the etching may be performed under the same etching conditions with respect to the passivation layer 180 and the photoresist layers 212 and 214. Although the contact hole 189 is formed such that the boundary line of the end portion 179 of the data line 171 is exposed as shown in FIGS. 1 and 2, the end portion 179 of the data line 171 in the subsequent etching process. This is to easily leave the gate insulating layer 140 disposed below, and to prevent the occurrence of undercut. The thickness of the gate insulating layer 140 remaining in the third region B1 is preferably thinner than that of the passivation layer 180, which is a gate insulating layer for exposing the gate pad 125 in the third region B1 in a subsequent etching process. Even if 140 is completely removed, the passivation layer 180 is removed in the second region C1 and the gate insulating layer 140 is not etched so that the undercut does not occur below the end portion 179 of the data line 171. To do this. As shown in the drawing, a portion of the gate insulating layer 140 may be etched in the third region B1. Subsequently, the second portion 214 of the photoresist film remaining in the second region C1 is completely removed through the ashing process, so that the drain electrode 175, the storage capacitor conductor 177, and the second region C1 are removed. The passivation layer 180 positioned on the end portion 179 of the data line 171 is exposed.
이어, 도 9에서 보는 바와 같이, 남은 감광막의 제1 부분(212)을 식각 마스크로 사용하여 드러난 제2 및 제3 영역(C1, B1)에서 보호막(180) 및 게이트 절연막(140)을 제거하여 드레인 전극(175) 및 유지 축전기용 도전체 패턴(177) 및 데이터선(171) 및 게이트선(121)의 끝 부분(179, 125)을 드러내는 접촉 구멍(185, 187, 189, 182)을 완성한다. 이때, 식각은 건식 식각으로 사용하며, 게이트 절연막(140)과 보호막(180)에 대하여 실질적으로 동일한 식각비를 가지는 식각 조건으로 실시한다. 이어, 접촉 구멍(182, 185, 187, 179)을 통하여 드러난 알루미늄 합금의 상부막(202, 702)을 제거한다. 이는 드레인 전극(175), 유지 축전기용 도전체 패턴(177) 또는 게이트선(121) 및 데이터선(171)의 끝 부분(125, 179)과 이후에 형성되는 ITO 및 IZO와의 접촉 저항을 최소화하기 위함이다.Subsequently, as shown in FIG. 9, the passivation layer 180 and the gate insulating layer 140 are removed from the second and third regions C1 and B1 exposed by using the remaining first portion 212 of the photoresist layer as an etching mask. Complete the contact holes 185, 187, 189, and 182 exposing the drain electrode 175 and the conductive pattern 177 for the storage capacitor, and the end portions 179 and 125 of the data line 171 and the gate line 121. do. In this case, the etching may be performed by dry etching, and the etching may be performed under the same etching conditions with respect to the gate insulating layer 140 and the passivation layer 180. Next, the upper films 202 and 702 of the aluminum alloy exposed through the contact holes 182, 185, 187 and 179 are removed. This is to minimize the contact resistance between the drain electrode 175, the conductive pattern 177 for the storage capacitor, or the gate portions 121 and the ends 125 and 179 of the data line 171 and the ITO and IZO formed thereafter. For sake.
다음, 마지막으로 도 1 및 2에 도시한 바와 같이, ITO 또는 IZO막을 적층하고 마스크를 이용한 패터닝을 실시하여 접촉 구멍(185)을 통하여 드레인 전극(175)과 연결되는 화소 전극(191)과 접촉 구멍(182, 189)을 통하여 게이트선(121)의 끝 부분(125) 및 데이터선(171)의 끝 부분(179)과 각각 연결되는 게이트 접촉 보조 부재(192) 및 데이터 접촉 보조 부재(199)를 각각 형성한다. 이때, 게이트 접촉 보조 부재(192) 및 데이터 접촉 보조 부재(199), 특히 데이터 접촉 보조 부재(189)의 하부에서 언더 컷이 발생하지 않아 데이터 접촉 보조 부재(189)가 단선되는 것을 방지할 수 있으며, 패드부의 프로파일을 완만하게 형성할 수 있으며, 접촉부에서 IZO 또는 ITO막과 낮은 접촉 저항을 가지는 하부막(701)과 충분히 접하고 있어 접촉부의 접촉 저항을 최소화할 수 있다.Next, as shown in FIGS. 1 and 2, the ITO or IZO film is laminated and patterned using a mask to contact the pixel electrode 191 and the contact hole connected to the drain electrode 175 through the contact hole 185. The gate contact auxiliary member 192 and the data contact auxiliary member 199 connected to the end portion 125 of the gate line 121 and the end portion 179 of the data line 171 through 182 and 189, respectively. Form each. In this case, since the undercut does not occur in the lower portion of the gate contact auxiliary member 192 and the data contact auxiliary member 199, particularly, the data contact auxiliary member 189, the data contact auxiliary member 189 may be prevented from being disconnected. In addition, the pad portion may have a gentle profile, and the contact portion sufficiently contacts the IZO or ITO layer with the lower layer 701 having low contact resistance, thereby minimizing the contact resistance of the contact portion.
이러한 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 구조는 게이트선(121) 및 데이터선(171)이 저저항을 가지는 알루미늄 또는 알루미늄 합금의 도전막을 포함하고 있는 동시에 접촉부 특히 드레인 전극(175)과 화소 전극(191)의 접촉 저항을 최소화할 수 있어 대화면 고정세의 액정 표시 장치에 적용할 수 있다.The structure of the thin film transistor array panel according to the exemplary embodiment of the present invention includes a conductive film of aluminum or an aluminum alloy in which the gate line 121 and the data line 171 have low resistance, and at the same time, the contact portion, particularly the drain electrode 175 and the pixel. Since the contact resistance of the electrode 191 can be minimized, it can be applied to a large screen liquid crystal display device.
이러한 접촉부의 구조는 앞에서 설명한 바와 같이, 5매의 마스크를 이용하여완성된 박막 트랜지스터 표시판에 적용할 수 있지만, 4매 마스크를 이용하여 완성된 액정 표시 장치용 박막 트랜지스터 표시판에도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.As described above, the structure of the contact portion may be applied to a thin film transistor array panel completed using five masks, but may be similarly applied to a thin film transistor array panel for liquid crystal display devices completed using four masks. . This will be described in detail with reference to the drawings.
먼저, 도 10 내지 도 12를 참고로 하여 본 발명의 실시예에 따른 4매 마스크를 이용하여 완성된 액정 표시 장치용 박막 트랜지스터 표시판의 단위 화소 구조에 대하여 상세히 설명한다.First, a unit pixel structure of a thin film transistor array panel for a liquid crystal display device completed using four masks according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 10 to 12.
도 10은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 11 및 도 12는 각각 도 10에 도시한 박막 트랜지스터 표시판을 XI-XI' 선 및 XII-XII' 선을 따라 잘라 도시한 단면도이다.10 is a layout view of a thin film transistor array panel for a liquid crystal display according to a second exemplary embodiment of the present invention, and FIGS. 11 and 12 are lines XI-XI ′ and XII-XII ′, respectively, of the thin film transistor array panel illustrated in FIG. 10. A cross-sectional view taken along the line.
도 10 내지 도 12에서 보는 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조는 대개 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판의 구조와 동일하다.As shown in Figs. 10 to 12, the structure of the thin film transistor array panel for the liquid crystal display according to the present embodiment is generally the same as that of the thin film transistor array panel for the liquid crystal display shown in Figs.
그러나 도 1 및 도 2에 도시한 박막 트랜지스터 표시판과 달리, 본 실시예에 따른 박막 트랜지스터 표시판은 절연 기판(110) 위에 형성되어 있는 복수의 유지 전극선(131)을 포함하며, 게이트선(121)에는 확장부가 존재하지 않는다. 유지 전극선(131)은 게이트선(121)과 동일한 물질로 만들어지고, 게이트선(121)과 거의 평행하며 게이트선(121)으로부터 전기적으로 분리되어 있다. 유지 전극선(131)은 기준 전압 따위의 전압을 인가 받으며, 복수의 화소 전극(191)과 연결된 복수의 드레인 전극(175)과 게이트 절연막(140)을 중심으로 서로 마주 보고 있어 복수의 유지 축전기를 이룬다. 화소 전극(191)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 유지 전극선(131)은 생략할 수도 있다.However, unlike the thin film transistor array panel illustrated in FIGS. 1 and 2, the thin film transistor array panel according to the present exemplary embodiment includes a plurality of storage electrode lines 131 formed on the insulating substrate 110, and the gate line 121 is disposed on the gate line 121. There is no extension. The storage electrode line 131 is made of the same material as the gate line 121, is substantially parallel to the gate line 121, and is electrically separated from the gate line 121. The storage electrode line 131 receives a voltage such as a reference voltage and faces each other around the plurality of drain electrodes 175 and the gate insulating layer 140 connected to the plurality of pixel electrodes 191 to form a plurality of storage capacitors. . The storage electrode line 131 may be omitted when the storage capacitor generated due to the overlap between the pixel electrode 191 and the gate line 121 is sufficient.
또한, 복수의 선형 반도체(152) 및 복수의 저항성 접촉체(163, 165)가 구비되어 있다.In addition, a plurality of linear semiconductors 152 and a plurality of ohmic contacts 163 and 165 are provided.
선형 반도체(152)는 데이터선(171)과 드레인 전극(175) 사이의 박막 트랜지스터의 채널부를 제외하면 복수의 데이터선(171) 및 복수의 드레인 전극(175)과 거의 동일한 평면 모양이다. 즉, 박막 트랜지스터의 채널부에서 데이터선(171)과 드레인 전극(175)은 서로 분리되어 있으나, 선형 반도체(152)는 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 이룬다. 저항성 접촉체(163, 165)는 각각 데이터선(171) 및 드레인 전극(175)과 실질적으로 동일한 모양을 가진다.The linear semiconductor 152 is substantially planar with the plurality of data lines 171 and the plurality of drain electrodes 175 except for the channel portion of the thin film transistor between the data line 171 and the drain electrode 175. That is, although the data line 171 and the drain electrode 175 are separated from each other in the channel portion of the thin film transistor, the linear semiconductor 152 is connected without being disconnected to form a channel of the thin film transistor. The ohmic contacts 163 and 165 have substantially the same shape as the data line 171 and the drain electrode 175, respectively.
또한, 드레인 전극(175)을 드러내는 접촉 구멍(185)은 드레인 전극(175)보다 커 드레인 전극(175)의 경계선을 드러내고 있으며, 접촉 구멍(185)을 통하여 드러난 드레인 전극(175)에서 상부막(702)이 제거되어 화소 전극(191)은 드레인 전극(175)의 하부막(701)과 이와 인접한 게이트 절연막(140)과 접촉하고 있다. 이때, 드레인 전극(175)의 주변에는 게이트 절연막(140)이 남아 있어 화소 전극(191)은 접촉부에서 완만한 프로파일을 가진다.In addition, the contact hole 185 exposing the drain electrode 175 is larger than the drain electrode 175 to expose the boundary line of the drain electrode 175, and the upper layer (eg, the upper layer) of the drain electrode 175 exposed through the contact hole 185. The pixel electrode 191 is removed to contact the lower layer 701 of the drain electrode 175 and the gate insulating layer 140 adjacent thereto. In this case, the gate insulating layer 140 remains around the drain electrode 175 so that the pixel electrode 191 has a gentle profile at the contact portion.
여기에서는 화소 전극(191)의 재료의 예로 투명한 IZO를 들었으나, 투명한 도전성 폴리머(polymer) 등으로 형성할 수도 있으며, 반사형 액정 표시 장치의 경우 불투명한 도전 물질을 사용하여도 무방하다.Although the transparent IZO is mentioned as an example of the material of the pixel electrode 191, it may be formed of a transparent conductive polymer or the like. In the case of a reflective liquid crystal display, an opaque conductive material may be used.
그러면, 도 10 내지 도 12의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 표시판을 4매 마스크를 이용하여 제조하는 방법에 대하여 상세하게 도 10 내지도 12와 도 13a 내지 도 22c를 참조하여 설명하기로 한다.Next, a method of manufacturing a thin film transistor array panel for a liquid crystal display device having the structure of FIGS. 10 to 12 using four masks will be described in detail with reference to FIGS. 10 to 12 and 13A to 22C. .
도 13a는 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 13b 및 13c는 각각 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선을 따라 잘라 도시한 단면도이며, 도 14a 및 14b는 각각 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선을 따라 잘라 도시한 단면도로서, 도 13b 및 도 13c 다음 단계에서의 단면도이고, 도 15a는 도 14a 및 14b 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 15b 및 15c는 각각 도 15a에서 XVb-XVb' 선 및 XVc-XVc' 선을 따라 잘라 도시한 단면도이며, 도 16a, 17a, 18a와 도 16b, 17b, 18b는 각각 도 15a에서 XVb-XVb' 선 및 XVc-XVc' 선을 따라 잘라 도시한 단면도로서 도 15b 및 15c 다음 단계들을 공정 순서에 따라 도시한 것이고, 도 19a는 도 18a 및 도 18b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 19b 및 19c는 각각 도 19a에서 XIXb-XIXb' 선 및 XIXc-XIXc' 선을 따라 잘라 도시한 단면도이고, 도 20a, 21a, 22a와 도 20b, 21b, 22b는 각각 도 19a에서 XIXb-XIXb' 선 및 XIXc-XIXc' 선을 따라 잘라 도시한 단면도로서 도 19b 및 19c 다음 단계들을 공정 순서에 따라 도시한 것이다.FIG. 13A is a layout view of a thin film transistor array panel in a first step of manufacturing according to a second embodiment of the present invention, and FIGS. 13B and 13C are cut along the lines XIIIb-XIIIb 'and XIIIc-XIIIc', respectively, in FIG. 13A. 14A and 14B are cross-sectional views taken along the lines XIIIb-XIIIb 'and XIIIc-XIIIc' in FIG. 13A, respectively, and are cross-sectional views in the next steps of FIGS. 13B and 13C, and FIGS. 15A are 14A and 14B. FIG. 15B and 15C are cross-sectional views taken along the XVb-XVb 'line and the XVc-XVc' line in FIG. 15A, and FIGS. 16A, 17A, 18A and 16B and 17B respectively. 18b is a cross-sectional view taken along the XVb-XVb 'line and the XVc-XVc' line in FIG. 15A, respectively, illustrating the following steps in the order of processing, and FIG. 19A is the next to FIG. 18A and 18B. Fig. 19B and 19C are layout views of the thin film transistor array panel at the step. Fig. 19A is a cross-sectional view taken along lines XIXb-XIXb 'and XIXc-XIXc', respectively, and Figs. 20A, 21A, 22A and 20B, 21B, and 22B are XIXb-XIXb 'lines and XIXc-XIXc, respectively, in Fig. 19A. 19B and 19C show the following steps in the order of processing as cross-sectional views cut along the line.
먼저, 도 13a 내지 13c에 도시한 바와 같이, ITO 또는 IZO와 낮은 접촉 저항을 가지는 몰리브덴 또는 몰리브덴 합금 또는 크롬 등으로 이루어진 하부 도전막(201)과 낮은 비저항을 가지는 알루미늄 또는 알루미늄 합금 중, 2 at%의 Nd를 포함하는 Al-Nd 합금의 표적을 스퍼터링하여 적층한 상부 도전막(202)을 차례로 형성한 후, 사진 및 식각 공정으로 패터닝하여 복수의 게이트선(121) 및 복수의 유지 전극선(131)을 형성한다.First, as shown in FIGS. 13A to 13C, 2 at% of the lower conductive film 201 made of molybdenum or molybdenum alloy or chromium having low contact resistance with ITO or IZO, and aluminum or aluminum alloy having low specific resistance The upper conductive film 202 formed by sputtering a target of an Al-Nd alloy including Nd of sequentially formed was sequentially formed, and then patterned by photolithography and etching processes to form the plurality of gate lines 121 and the plurality of storage electrode lines 131. To form.
다음, 도 14a 및 14b에 도시한 바와 같이, 게이트 절연막(140), 반도체층(150), 도핑된 비정질 규소층(160)을 화학 기상 증착법을 이용하여 각각 약 1,500 Å 내지 약 5,000 Å, 약 500 Å 내지 약 2,000 Å, 약 300 Å 내지 약 600 Å의 두께로 연속 증착한다. 이어 도전체층(170)을 스퍼터링 등의 방법으로 1,500 Å 내지 3,000 Å의 두께로 증착한 다음 그 위에 감광막(310)을 1 μm 내지 2 μm의 두께로 도포한다.Next, as shown in FIGS. 14A and 14B, the gate insulating layer 140, the semiconductor layer 150, and the doped amorphous silicon layer 160 are each about 1,500 kPa to about 5,000 kPa and about 500 using chemical vapor deposition. Successive depositions in the thickness range of about 20 kPa to about 2,000 kPa. Subsequently, the conductor layer 170 is deposited to a thickness of 1,500 kPa to 3,000 kPa by a method such as sputtering, and then a photosensitive film 310 is applied thereon to a thickness of 1 μm to 2 μm.
그 후, 광마스크를 통하여 감광막(310)에 빛을 조사한 후 현상하여, 도 15b 및 15c에 도시한 바와 같이, 두께가 서로 다른 제1 부분(312)과 제2부분(314)을 포함하는 감광막 패턴(312, 314)을 형성한다. 이때, 박막 트랜지스터의 채널 영역(C2)에 위치한 제2 부분(314)은 데이터 영역(A2)에 위치한 제1 부분(312)보다 두께가 작게 되도록 하며, 기타 영역(B2)의 감광막(310) 부분은 모두 제거하거나 매우 작은 두께를 가지도록 한다.Thereafter, the photosensitive film 310 is irradiated with light through a photomask and then developed. As shown in FIGS. 15B and 15C, the photosensitive film includes first and second portions 312 and 314 having different thicknesses. Patterns 312 and 314 are formed. In this case, the second portion 314 located in the channel region C2 of the thin film transistor is smaller than the first portion 312 positioned in the data region A2, and the photoresist 310 portion of the other region B2 is formed. Remove all or have a very small thickness.
이어, 감광막 패턴(314) 및 그 하부의 막들, 즉 도전체층(170), 중간층(160) 및 반도체층(150)에 대한 식각을 진행한다. 이때, 데이터 배선부(A2)에는 데이터선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C2)에는 반도체층만 남아 있어야 하며, 나머지 부분(B2)에는 위의 3개 층(170, 160, 150)이 모두 제거되어 게이트 절연막(140)이 드러나야 한다.Subsequently, etching is performed on the photoresist pattern 314 and the underlying layers, that is, the conductor layer 170, the intermediate layer 160, and the semiconductor layer 150. In this case, the data line and the lower layers thereof remain in the data wiring part A2, and only the semiconductor layer remains in the channel part C2, and the upper three layers 170, 160, 150 is removed to expose the gate insulating layer 140.
먼저, 도 16a 및 16b에 도시한 것처럼, 기타 부분(B2)의 노출되어 있는 도전체층(170)을 제거하여 그 하부의 중간층(160)을 노출시킨다. 이 과정에서는 건식식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(170)은 식각되고 감광막 패턴(312, 314)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. 그러나, 건식 식각의 경우 도전체층(170)만을 식각하고 감광막 패턴(312, 314)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(312, 314)도 함께 식각되는 조건하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제2 부분(314)의 두께를 두껍게 하여 이 과정에서 제2 부분(314)이 제거되어 하부의 도전체층(170)이 드러나는 일이 생기지 않도록 한다.First, as shown in FIGS. 16A and 16B, the exposed conductor layer 170 of the other portion B2 is removed to expose the lower intermediate layer 160. In this process, both a dry etching method and a wet etching method may be used. In this case, the conductor layer 170 may be etched and the photoresist patterns 312 and 314 may be etched under almost no etching conditions. However, in the case of dry etching, since it is difficult to find a condition in which only the conductor layer 170 is etched and the photoresist patterns 312 and 314 are not etched, the photoresist patterns 312 and 314 may also be etched together. In this case, the thickness of the second portion 314 is thicker than that of the wet etching so that the second portion 314 is removed in this process so that the lower conductive layer 170 is not exposed.
도전체층(170)의 도전막 중 Mo 또는 MoW 합금, Al 또는 Al 합금, Ta 중 하나를 포함하는 도전막은 건식 식각이나 습식 식각 중 어느 것이라도 가능하다. 그러나 Cr은 건식 식각 방법으로는 잘 제거되지 않기 때문에 하부막(701)이 Cr이라면 습식 식각만을 이용하는 것이 좋다. 하부막(701)이 Cr인 습식 식각의 경우에는 식각액으로 CeNHO3을 사용할 수 있고, 하부막(701)이 Mo나 MoW인 건식 식각의 경우의 식각 기체로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 사용할 수 있으며 후자의 경우 감광막에 대한 식각비도 거의 비슷하다.The conductive film including Mo or MoW alloy, Al or Al alloy, or Ta among the conductive films of the conductor layer 170 may be either dry etching or wet etching. However, since Cr is not easily removed by the dry etching method, only wet etching may be used if the lower layer 701 is Cr. In the case of wet etching in which the lower layer 701 is Cr, CeNHO 3 may be used as an etchant. In the case of dry etching in which the lower layer 701 is Mo or MoW, the mixed gas of CF 4 and HCl or CF may be used as the etching gas. A mixed gas of 4 and O 2 can be used, and in the latter case, the etching ratio to the photoresist film is almost the same.
이렇게 하면, 도 16a 및 도 16b에 나타낸 것처럼, 채널부(C2) 및 데이터 배선부(B2)의 도전체층, 즉 소스/드레인용 도전체 패턴(178)만이 남고 기타 부분(B2)의 도전체층(170)은 모두 제거되어 그 하부의 중간층(160)이 드러난다. 이때 남은 도전체 패턴(178)은 소스 및 드레인 전극(173, 175)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터선(171)의 형태와 동일하다. 또한 건식 식각을 사용한 경우 감광막 패턴(312, 314)도 어느 정도의 두께로 식각된다.In this way, as shown in FIGS. 16A and 16B, only the conductor layer of the channel portion C2 and the data wiring portion B2, that is, the conductor pattern 178 for the source / drain remains, and the conductor layer of the other portion B2 ( All of the 170 is removed to reveal the underlying intermediate layer 160. The remaining conductor pattern 178 has the same shape as the data line 171 except that the source and drain electrodes 173 and 175 are connected without being separated. In addition, when dry etching is used, the photoresist patterns 312 and 314 are also etched to a certain thickness.
이어, 도 17a 및 17b에 도시한 바와 같이, 기타 부분(B2)의 노출된 중간층(160) 및 그 하부의 반도체층(150)을 감광막의 제2 부분(314)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(312, 314)과 중간층(160) 및 반도체층(150)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(140)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(312, 314)과 반도체층(150)에 대한 식각비가 거의 실질적으로 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막 패턴(312, 314)과 반도체층(150)에 대한 식각비가 동일한 경우 제2 부분(314)의 두께는 반도체층(150)과 중간층(160)의 두께를 합한 것과 같거나 그보다 작아야 한다.Then, as shown in FIGS. 17A and 17B, the exposed intermediate layer 160 of the other portion B2 and the semiconductor layer 150 thereunder are simultaneously removed together with the second portion 314 of the photosensitive film by a dry etching method. do. At this time, etching is performed under the condition that the photoresist patterns 312 and 314, the intermediate layer 160, and the semiconductor layer 150 (the semiconductor layer and the intermediate layer have almost no etching selectivity) are simultaneously etched and the gate insulating layer 140 is not etched. In particular, the etching ratio of the photoresist patterns 312 and 314 and the semiconductor layer 150 is preferably etched under substantially the same condition. For example, by using a mixed gas of SF 6 and HCl or a mixed gas of SF 6 and O 2 , the two films can be etched to almost the same thickness. When the etch ratios of the photoresist patterns 312 and 314 and the semiconductor layer 150 are the same, the thickness of the second portion 314 should be equal to or smaller than the sum of the thicknesses of the semiconductor layer 150 and the intermediate layer 160.
이렇게 하면, 도 17a 및 17b에 나타낸 바와 같이, 채널 영역(C2)의 제2 부분(314)이 제거되어 소스/드레인용 도전체 패턴(178)이 드러나고, 기타 부분(B2)의 중간층(160) 및 반도체층(150)이 제거되어 그 하부의 게이트 절연막(140)이 드러난다. 한편, 데이터 배선부(A2)의 제1 부분(312) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체(152)가 완성된다. 도면 부호 168은 각각 소스/드레인용 도전체 패턴(178) 하부의 중간층 패턴을 가리킨다.This removes the second portion 314 of the channel region C2 to reveal the source / drain conductor pattern 178 as shown in FIGS. 17A and 17B, and the intermediate layer 160 of the other portion B2. The semiconductor layer 150 is removed to expose the gate insulating layer 140 under the semiconductor layer 150. Meanwhile, since the first portion 312 of the data wire part A2 is also etched, the thickness becomes thinner. In this step, the semiconductor 152 is completed. Reference numeral 168 denotes an intermediate layer pattern under the source / drain conductor patterns 178, respectively.
이어 애싱(ashing)을 통하여 채널부(C2)의 소스/드레인용 도전체 패턴(178)표면에 남아 있는 감광막 찌꺼기를 제거한다.Subsequently, ashing of the photoresist film remaining on the surface of the source / drain conductor pattern 178 of the channel part C2 is removed.
다음, 도 18a 및 18b에 도시한 바와 같이 채널 영역(C2)의 소스/드레인용 도전체 패턴(178) 및 그 하부의 소스/드레인용 중간층 패턴(168)을 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체 패턴(178)과 중간층 패턴(168) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(178)에 대해서는 습식 식각으로, 중간층 패턴(168)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 소스/드레인용 도전체 패턴(178)과 중간층 패턴(168)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C2)에 남는 반도체 패턴(152)의 두께를 조절하기가 쉽지 않기 때문이다. 예를 들면, SF6과 O2의 혼합 기체를 사용하여 소스/드레인용 도전체 패턴(178)을 식각하는 것을 들 수 있다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(178)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(168)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. 중간층 패턴(168) 및 반도체(152)를 식각할 때 사용하는 식각 기체의 예로는 앞에서 언급한 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체(152)를 남길 수 있다. 이때, 도 18b에 도시한 것처럼 반도체(152)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(314)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(140)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(314)이 식각되어 그 하부의 데이터선(171) 및 드레인 전극(175)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.Next, as illustrated in FIGS. 18A and 18B, the source / drain conductor pattern 178 of the channel region C2 and the source / drain interlayer pattern 168 thereunder are etched and removed. In this case, the etching may be performed only by dry etching with respect to both the source / drain conductor pattern 178 and the intermediate layer pattern 168. The etching may be performed by wet etching with respect to the source / drain conductor pattern 178. 168) may be performed by dry etching. In the former case, it is preferable to perform the etching under the condition that the etching selectivity of the source / drain conductor pattern 178 and the interlayer pattern 168 is large, which is difficult to find the etching end point when the etching selectivity is not large. This is because it is not easy to adjust the thickness of the semiconductor pattern 152 remaining in FIG. For example, the source / drain conductor pattern 178 may be etched using a mixed gas of SF 6 and O 2 . In the latter case of alternating between wet etching and dry etching, the side surface of the wet-etched source / drain conductor pattern 178 is etched, but the dry layer-etched intermediate layer pattern 168 is hardly etched, thus making a step shape. Examples of the etching gas used to etch the intermediate layer pattern 168 and the semiconductor 152 include the aforementioned mixed gas of CF 4 and HCl or mixed gas of CF 4 and O 2 , and CF 4 and O 2. Using may leave the semiconductor 152 in a uniform thickness. In this case, as shown in FIG. 18B, a portion of the semiconductor 152 may be removed to reduce the thickness, and the second portion 314 of the photoresist pattern may also be etched to a certain thickness at this time. At this time, the etching must be performed under the condition that the gate insulating layer 140 is not etched, and the photoresist pattern is formed so that the second portion 314 is etched so that the data line 171 and the drain electrode 175 are not exposed. Of course, thick is preferred.
이렇게 하면, 도 15a, 18a 및 18b에서 보는 바와 같이, 소스 전극(173)과 드레인 전극(175)이 분리되면서 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉체(163, 165)가 완성된다.In this case, as shown in FIGS. 15A, 18A, and 18B, the source electrode 173 and the drain electrode 175 are separated, and the data line 171 and the drain electrode 175 and the ohmic contacts 163 and 165 thereunder. ) Is completed.
마지막으로 데이터 배선부(A2)에 남아 있는 감광막 제1 부분(312)을 제거한다. 그러나, 제1 부분(312)의 제거는 채널부(C2) 소스/드레인용 도전체 패턴(178)을 제거한 후 그 밑의 중간층 패턴(168)을 제거하기 전에 이루어질 수도 있다.Finally, the photosensitive film first portion 312 remaining in the data wire part A2 is removed. However, the removal of the first portion 312 may be performed after removing the conductor pattern 178 for the channel portion C2 source / drain and before removing the intermediate layer pattern 168 thereunder.
앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.As mentioned earlier, wet and dry etching can be alternately used or only dry etching can be used. In the latter case, since only one type of etching is used, the process is relatively easy, but it is difficult to find a suitable etching condition. On the other hand, in the former case, the etching conditions are relatively easy to find, but the process is more cumbersome than the latter.
이와 같이 하여 데이터선(171) 및 드레인 전극(175)을 형성한 후, 도 19a 및 19b에 도시한 바와 같이 질화 규소를 CVD 방법으로 증착하거나 낮은 유전율을 가지는 유기 절연막을 적층하여 보호막(180)을 형성한다. 이어, 그 상부에 감광막(410)을 스핀 코팅 방법으로 도포한 후, 마스크를 통하여 감광막(410)에 빛을 조사한 후 현상하여 도 19b 및 도 19c에서 보는 바와 같이 감광막 패턴(412, 414)을 형성한다. 이때, 감광막 패턴(412, 414) 중에서 제2 영역(C3), 즉 드레인 전극(175) 및 데이터선(171)의 끝 부분(179) 상부에 위치한 제2 부분(414)은 게이트선(121)의 끝 부분(125)에 대응하는 제3 영역(B3)을 제외한 제1 영역(A3)에 위치한 제1 부분(412)보다 얇은 두께를 가지며, 제3 영역(B3)의 감광막은 모두 제거한다. 여기서, 제2 영역(C3)에 남아 있는 감광막(414)은 보호막(180)보다 같거나 얇은 두께로 남기는 것이 바람직하다.After forming the data line 171 and the drain electrode 175 in this manner, as shown in FIGS. 19A and 19B, silicon nitride is deposited by a CVD method or an organic insulating layer having a low dielectric constant is stacked to form the protective film 180. Form. Subsequently, after the photoresist film 410 is applied to the upper part by spin coating, the photoresist film 410 is irradiated with light through a mask and then developed to form the photoresist patterns 412 and 414 as shown in FIGS. 19B and 19C. do. In this case, among the photoresist patterns 412 and 414, the second region C3, that is, the second portion 414 positioned above the end portion 179 of the drain electrode 175 and the data line 171, is the gate line 121. The photoresist of the third region B3 has a thickness thinner than that of the first portion 412 located in the first region A3 except for the third region B3 corresponding to the end portion 125 of FIG. Here, the photoresist 414 remaining in the second region C3 may be the same or thinner than the passivation layer 180.
이때, 감광막 패턴(412, 414)을 식각 마스크로 하여 그 하부의 막인 보호막(180) 및 게이트 절연막(140)에 대한 식각을 진행한다. 이때, 제3 영역(B3)에서는 게이트 절연막(140)과 보호막(180)이 제거되어야 하고, 제2 영역(C3)에서는 적어도 게이트 절연막(140)이 남아 있어야 한다.At this time, the photoresist patterns 412 and 414 are used as etching masks, and the protective layers 180 and the gate insulating layer 140, which are lower layers thereof, are etched. In this case, the gate insulating layer 140 and the passivation layer 180 should be removed in the third region B3, and at least the gate insulating layer 140 should remain in the second region C3.
우선, 도 20a 및 도 20b에서 보는 바와 같이 감광막 패턴(412, 414)을 마스크로 하여 보호막(180) 또는 게이트 절연막(140)을 식각하는데, 이때, 제3 영역(B3)에서는 보호막(180)이 완전히 제거되어야 하며, 제2 영역(C3)에서는 감광막의 일부가 잔류할 수도 있다. 이때, 제3 영역(B3)에서 남은 게이트 절연막(140)의 두께는 보호막(180)보다 얇은 것이 바람직하며, 이는 앞에서 설명한 바와 같이 드레인 전극(175) 및 데이터선(171)의 끝 부분(179) 하부에서 언더 컷이 발생하지 않도록 하기 위함이다. 도면에서 보는 바와 같이 제3 영역(B3)에서는 게이트 절연막(140) 일부가 식각될 수 있다. 이어, 애싱 공정을 통하여 제2 영역(C3)에서 잔류하는 감광막의 제2 부분(414)을 완전히 제거하여 제2 영역(C3)에서 드레인 전극(175) 및 데이터선(171)의 끝 부분(179) 상부에 위치하는 보호막(180)을 드러낸다.First, as shown in FIGS. 20A and 20B, the passivation layer 180 or the gate insulating layer 140 is etched using the photoresist patterns 412 and 414 as masks. In this case, the passivation layer 180 is formed in the third region B3. It must be completely removed, and a part of the photosensitive film may remain in the second region C3. In this case, the thickness of the gate insulating layer 140 remaining in the third region B3 is preferably thinner than the passivation layer 180. As described above, the end portion 179 of the drain electrode 175 and the data line 171 may be formed. This is to prevent undercut from occurring at the bottom. As shown in the drawing, a portion of the gate insulating layer 140 may be etched in the third region B3. Subsequently, the second portion 414 of the photoresist film remaining in the second region C3 is completely removed through the ashing process, thereby discharging the end portion 179 of the drain electrode 175 and the data line 171 in the second region C3. Expose the passivation layer 180 located above.
이어, 도 21a 및 도 21b에서 보는 바와 같이, 남은 감광막의 제1 부분(412)을 식각 마스크로 사용하여 드러난 제2 영역(C3)에서 보호막(180)을 제거하여 드레인 전극(175) 및 데이터선(171)의 끝 부분(179)을 드러내는 접촉 구멍(185, 189)을 완성한다. 이때, 식각은 건식 식각으로 사용하며, 게이트 절연막(140)과 보호막(180)에 대하여 실질적으로 동일한 식각비를 가지는 식각 조건으로 실시한다. 이렇게 하면, 제3 영역(B3)에서 게이트선의 끝 부분(125) 상부의 게이트 절연막(140)은 제2 영역(C3)의 보호막(180)보다 얇은 두께를 가지고 있기 때문에, 제3 영역(B3)에서는 게이트 절연막(140)이 완전히 제거하여 게이트선의 끝 부분(125)을 드러내는 접촉 구멍(182)을 완성할 때 제2 영역(C3)에서 게이트 절연막(140)을 남길 수 있다.Next, as shown in FIGS. 21A and 21B, the drain layer 175 and the data line may be removed by removing the passivation layer 180 from the second region C3 exposed by using the remaining first portion 412 of the photoresist layer as an etching mask. Complete contact holes 185 and 189 exposing end portion 179 of 171. In this case, the etching may be performed by dry etching, and the etching may be performed under the same etching conditions with respect to the gate insulating layer 140 and the passivation layer 180. In this case, since the gate insulating layer 140 on the end portion 125 of the gate line in the third region B3 has a thickness smaller than that of the passivation layer 180 of the second region C3, the third region B3 In the second embodiment, the gate insulating layer 140 may be left in the second region C3 when the gate insulating layer 140 is completely removed to complete the contact hole 182 exposing the end portion 125 of the gate line.
이어, 도 22a 및 도 22b에서 보는 바와 같이, 접촉 구멍(182, 185, 189)을 통하여 드러난 알루미늄 합금의 상부막(202, 702)을 제거한다. 이는 드레인 전극(175) 또는 게이트선(121) 및 데이터선(171) 각각의 끝 부분(125, 179)의 하부막(201, 701)을 드러낸다.Subsequently, as shown in FIGS. 22A and 22B, the upper films 202 and 702 of the aluminum alloy exposed through the contact holes 182, 185 and 189 are removed. This exposes the lower layers 201 and 701 of the end portions 125 and 179 of the drain electrode 175 or the gate line 121 and the data line 171, respectively.
마지막으로, 도 10 내지 도 12에 도시한 바와 같이, 제1 실시예와 같은 방법으로 1500 Å 내지 500 Å 두께의 IZO층을 스퍼터링 방법으로 증착하고 마스크를 사용하는 사진 식각 공정으로 패터닝하여 드레인 전극(175)과 연결된 화소 전극(191), 게이트선(121)의 끝 부분(125)과 연결된 게이트 접촉 보조 부재(192) 및 데이터선(171)의 끝 부분(179)과 연결된 데이터 접촉 보조 부재(199)를 형성한다. IZO를 패터닝하기 위한 식각액은 크롬(Cr)의 금속막을 식각하는데 사용하는 크롬 식각액을 사용하는데, 이는 알루미늄을 부식시키지 않아 데이터선 또는 게이트선이 부식되는 것을 방지할 수 있으며, 식각액으로 ( HNO3/(NH4)2Ce(NO3)6/H2O) 등을 들 수 있다.Lastly, as shown in FIGS. 10 to 12, the IZO layer having a thickness of 1500 mV to 500 mV is deposited by a sputtering method in the same manner as in the first embodiment, and patterned by a photolithography process using a mask. The pixel electrode 191 connected to the 175, the gate contact auxiliary member 192 connected to the end 125 of the gate line 121, and the data contact auxiliary member 199 connected to the end 179 of the data line 171. ). The etch is to use a chrome etching liquid used to etch a metal film of chromium (Cr), it is possible to prevent not to not corrode the aluminum which is a data line or gate line corrosion, etching solution for patterning the IZO (HNO 3 / (NH 4 ) 2 Ce (NO 3 ) 6 / H 2 O), and the like.
이러한 본 발명의 제2 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉체(163, 165) 및 반도체(152)를 하나의 마스크를 이용하여 형성하고 이 과정에서 데이터선(171)으로부터 드레인 전극(175)이 분리하여 제조 공정을 단순화할 수 있다.In the second embodiment of the present invention, in addition to the effects according to the first embodiment, the data line 171 and the drain electrode 175 and the resistive contacts 163 and 165 and the semiconductor 152 below are masked with one. And the drain electrode 175 is separated from the data line 171 in this process to simplify the manufacturing process.
본 발명의 실시예에 따른 접촉부의 구조는 박막 트랜지스터 어레이 위에 색 필터가 형성되어 있는 COA(color filter on array) 액정 표시 장치용 박막 트랜지스터 표시판의 구조에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 구체적으로 설명하기로 한다.The structure of the contact portion according to the exemplary embodiment of the present invention may be similarly applied to the structure of a thin film transistor array panel for a color filter on array (COA) liquid crystal display in which a color filter is formed on the thin film transistor array. This will be described in detail with reference to the drawings.
도 23은 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조를 도시한 배치도이고, 도 24는 도 23에서 XXIII-XXIII' 선을 따라 잘라 도시한 단면도이다.FIG. 23 is a layout view illustrating a structure of a thin film transistor substrate for a liquid crystal display according to a third exemplary embodiment of the present invention, and FIG. 24 is a cross-sectional view taken along the line XXIII-XXIII 'of FIG. 23.
대부분의 구조는 도 1 및 도 2와 대개 동일하다.Most of the structure is usually the same as in FIGS. 1 and 2.
하지만, 보호막(180) 하부의 화소 영역에는 드레인 전극(175)과 유지 축전기용 도전체 패턴(177)을 드러내는 개구부(C1, C2)를 가지는 적, 녹, 청의 컬러 필터(R, G, B)가 세로 방향으로 형성되어 있다. 여기서, 적, 녹, 청의 컬러 필터(R, G, B)의 경계는 데이터선(171) 상부에서 일치하여 도시되어 있지만, 데이터선(171) 상부에서 서로 중첩되어 화소 영역 사이에서 누설되는 빛을 차단하는 기능을 가질 수 있으며, 게이트선 및 데이터선 각각의 끝 부분(125, 179)이 배치되어 있는 접촉부에서는 형성되어 있지 않다.However, red, green, and blue color filters R, G, and B having openings C1 and C2 exposing the drain electrode 175 and the conductive pattern 177 for the storage capacitor in the pixel area under the passivation layer 180. Is formed in the longitudinal direction. Here, the boundaries of the color filters R, G, and B of red, green, and blue are shown to coincide with each other on the upper part of the data line 171, but overlapped with each other on the upper part of the data line 171 to leak light between the pixel areas. It may have a function of blocking and is not formed in the contact portion where the end portions 125 and 179 of each of the gate line and the data line are disposed.
청, 녹, 청의 컬러 필터(R, G, B) 상부의 보호막(180)은 게이트 절연막(140)과 함께 게이트선의 끝 부분(125), 데이터선의 끝 부분(179), 드레인 전극(175) 및 유지 축전기용 도전체(177)를 드러내는 접촉 구멍(182, 189, 185, 187)을 가지고 있다. 이때, 드레인 전극(175) 및 유지 축전기용 도전체(177)를 드러내는 접촉 구멍(185, 187)은 컬러 필터(R, G, B)의 개구부(C1, C2) 안쪽에 위치하며, 접촉 구멍(185, 187) 및 개구부(C1, C2)의 측벽은 계단 모양을 가질 수도 있다.The passivation layer 180 on the color filters R, G, and B of the blue, green, and blue colors may include the end portion 125 of the gate line, the end portion 179 of the data line, the drain electrode 175, together with the gate insulating layer 140. And contact holes 182, 189, 185, and 187 exposing the conductor 177 for the storage capacitor. In this case, the contact holes 185 and 187 exposing the drain electrode 175 and the conductor 177 for the storage capacitor are positioned inside the openings C1 and C2 of the color filters R, G, and B, and the contact holes ( The sidewalls 185 and 187 and the sidewalls of the openings C1 and C2 may have a stepped shape.
이러한 COA 구조의 액정 표시 장치용 박막 트랜지스터 기판의 구조에서도 제1 및 제2 실시예에서와 같이 동일한 효과를 얻을 수 있다.The same effect can be obtained in the structure of the thin film transistor substrate for a liquid crystal display device having the COA structure as in the first and second embodiments.
이와 같이, 본 발명에 따르면 접촉부에서 배선의 경계를 드러낼 때 배선 하부에서 언더 컷이 발생하는 것으로 방지함으로써 접촉부의 프로파일을 완만하게 확보할 수 있다. 이를 통하여, 접촉부에서 단선이 발생하는 것을 방지할 수 있으며, 구동 집적 회로를 안정적으로 실장할 수 있어 접촉부의 신뢰성을 확보할 수 있다. 또한, 접촉 저항이 낮은 도전막을 드러내어 접촉부를 형성함으로써 접촉부의 접촉 저항을 최소화할 수 있다.As described above, according to the present invention, when the boundary of the wiring is exposed at the contact portion, the undercut is prevented from occurring at the lower portion of the wiring so that the profile of the contact portion can be secured smoothly. Through this, disconnection may be prevented from occurring in the contact portion, and the driving integrated circuit may be stably mounted, thereby ensuring reliability of the contact portion. In addition, the contact resistance of the contact portion may be minimized by exposing a conductive film having a low contact resistance.
또한, 저저항의 알루미늄 또는 알루미늄 합금을 포함하는 도전막을 포함하는 배선을 형성함으로써 대화면 고정세의 제품의 특성을 향상시킬 수 있다. 또한, 제조 공정을 단순화하여 액정 표시 장치용 박막 트랜지스터 표시판을 제조함으로 제조 공정을 단순화하고 제조 비용을 줄일 수 있다.In addition, by forming a wiring including a conductive film containing low resistance aluminum or an aluminum alloy, the characteristics of a large screen high definition product can be improved. In addition, the manufacturing process may be simplified to manufacture the thin film transistor array panel for the liquid crystal display, thereby simplifying the manufacturing process and reducing the manufacturing cost.
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