KR20040062396A - 이더넷과 비동기 전송 방식 인터페이스 사이의 단일 및다중 채널 변환기/브리지와 조작 방법 - Google Patents

이더넷과 비동기 전송 방식 인터페이스 사이의 단일 및다중 채널 변환기/브리지와 조작 방법 Download PDF

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Abstract

본 발명은 단일 또는 다중 채널에서 이더넷 버스와 UTOPIA 버스 사이의 변환기/브리지에 관한 것이다. 변환기/브리지는 이더넷 패킷을 ATM 셀로 변환하고 ATM 셀을 이더넷 패킷으로 변환하기 위한 제1 전환 장치 및 제2 전환 장치를 포함한다. 제1 전환 장치는 제1 전환 유닛, 결합 유닛 및 제1 송신 유닛을 포함한다. 또한 제2 전환 장치는 수신 유닛, 제2 전환 유닛 및 제2 송신 유닛을 포함한다. 본 발명에 따르면 이더넷과 ATM 네트워크 사이에서 저렴하고 효율 좋은 전송을 제공할 수 있다.

Description

이더넷과 비동기 전송 방식 인터페이스 사이의 단일 및 다중 채널 변환기/브리지와 조작 방법{Single And Multiple Channels Converter/Bridge Between Ethernet And ATM Interface, Method of Operation}
본 발명은 이더넷 스위칭/전송 도메인에서 ATM 셀 스위칭/전송 월드에 관한 것으로서, 더욱 상세하게는, 단일 또는 다중 채널에서 이더넷 프레임/버스와 유토피아 셀/버스 사이의 변환기/브리지 회로에 관한 것이다.
이더넷은 가장 보편적으로 이용되는 기업 내 정보 통신망(LAN) 기술이다.이더넷은 정보를 공유하는 사용자들에게 저가, 고속, 보편적인 목적의 인터페이스를 제공한다. 또한 스위칭은 네트워크 어댑터나 컴퓨터 소프트웨어로 변형할 필요 없이 매우 증가된 성능의 이더넷 표준을 이용하는 방법을 제공한다.
이더넷 스위치는 다중 이더넷 접속, 또는 포트와 함께 이용되는 장치이다. 이더넷 스위치는 파일서버나 빠른 이더넷, 또는 ATM을 통한 백본 접속을 위하여 고속 포트를 필요로 한다. 이더넷 스위치는 10 기가 비트, 기가 비트, 100 메가 비트 스위칭 시스템으로 직렬로 연결하거나 계층 트리 구조 또는 데이지 체인 형태로 확장될 수 있다. 용어 "스위치"는 많은 수의 이더넷 포트를 가지고 있는 장치를 말하며, 이들 모두 또는 대부분은 연결된 LAN 미디어의 최고 속도로 동시에 패킷을 승인 또는 전송할 수 있다.
이더넷 스위치는 순전히 컴퓨터 로직에 의해 포트 사이에서 데이터 패킷을 이동시키는 많은 수의 포트를 서로 연결한다. 마이크로프로세서 및 소프트웨어는 기본 데이터 이동에 관여하지 않는다. 이더넷 스위칭 과정은 ASICs(Application-Specific Integrated Circuits)로 완전히 요약될 수 있다. 반면, 브리지와 라우터는 데이터 패킷을 이동하기 위하여 전형적으로 고속 성능의 RISC 마이크로프로세서를 이용한다. 마이크로 프로세서에 의한 패킷 이동은 더 비싸고 느리며, 큰 장치, 주어진 많은 수의 이더넷 세그먼트를 위하여 큰 캐비닛, 및 더 많은 전력을 필요로 한다.
도1은 이더넷 패킷 구조를 나타낸다. CSMA/CD(Carrier Sensitive Multi-Access/Collision Detection)의 정확한 작동을 유지하기 위하여, 이더넷 패킷은 최소한 96-비트21 정도로 사이에 간격을 둔다. 패킷은 56-비트 동기화 프리앰블 스트링23에서 시작하며, 다음 8-비트의 개시 프레임 구분 문자24, 48-비트의 수신지 주소25, 48-비트의 발신지 주소27, 다음 16-비트의 타입/길이 필드29로 이어진다. 패킷의 나머지는 페이로드 데이터31, 및 이어서 CRC 에러 체크 코드33이다. 이더넷의 주요 장점은 이들의 단일함과 유연성에 있다. 다양한 패킷 사이즈는 네트워크 작업 부하 환경의 빠른 변화에 대응하여 전송 흐름을 쉽게 조정할 수 있게 한다. 이더넷의 잘 분산된 성질은 매우 낮은 비용으로 관리하기 어려운 LAN을 구축할 수 있도록 한다.
ATM(Asynchronous Transfer Mode: 비동기 전송 방식) 프로토콜은 음성, 비디오 및 데이터 통신에 이상적인 연결형 프로토콜이다. ATM은 고정된 사이즈의 패킷 또는 셀 내에서 데이터를 전송하는 것에 기초를 둔 네트워크 기술이다. ATM에서 사용되는 셀은 상대적으로 다른 기술에서 이용되는 유닛에 비해 작은 편이다.
ATM은 데이터 전송이 시작될 때마다 두 개의 지점 사이에서 고정된 채널, 또는 루트를 생산한다. 이것은 메시지가 패킷으로 나누어지고 각 패킷은 발신지로부터 수신지까지 각각 다른 루트를 취하는 TCP/IP와 다르다. 이러한 차이는 ATM 네트워크를 통하는 데이터 이용을 추적하거나 출하하는 것을 쉽게 하나, 네트워크 트래픽의 갑작스런 서지에 적응하기 어렵다.
다중 발신지 및 다중 수신지에서의 ATM 셀은 다중 패킷 스위치 사이에서 비동기적으로 다중 전송된다. 네트워크에서 각 링크의 모든 회로는 가상 경로 식별자(VPI: Virtual Path Identifier) 및 가상 채널 식별자(VCI: Virtual CircuitIdentifier)로 불리는 특이한 정수 필드에 의해 식별된다. ATM 스위치는 포트 사이에서 셀 교환, 셀의 버퍼링, VPI/VCI's의 변환, QOS의 보장, 설정 연결, 및 분해 연결의 기능을 한다.
도2는 ATM 셀의 구조를 나타낸다. 각 셀은 53바이트의 길이로서, 패킷 헤더를 위한 5바이트 부분과 페이로드53을 위한 48바이트의 부분으로 이루어진다. 헤더는 4비트의 일반적 흐름 제어(Generic Flow Control, GFC)41 정보로 시작한다. 이 영역은 하나의 사용자-망 인터페이스(user-network interface, UNI)를 공유하는 다중 장치 사이에서 적정하고 효율적인 접속을 보장하기 위하여 이용된다. GFC41의 다음 영역은 8-비트의 VPI43, 및 16-비트의 가상 채널 식별자45 이다. VPI43은 소위 가상 경로인 다수의 가상 접속이 식별되는 것을 허용하고, VCI45는 각 가상 경로 내에서 개개의 가상 접속을 식별한다.
VPI/VCI 정보 다음에는 3-비트의 페이로드 타입(PT)47 영역이다. 첫 번째 비트는 유저 또는 제어 데이터를 나타낸다. 만일 첫 번째 비트가 유저 데이터를 나타낸다면, 중간 비트는 정체를 나타내며, 마지막 비트는 프레임의 끝을 나타낸다. 다음 필드는 1-비트의 셀 손실 우선 순위(Cell Loss Priority, CLP)49로, 네트워크가 낮은 우선 순위의 셀을 정체 상황에서 폐기할 때 셀들의 두 개의 우선 순위를 결정한다. 헤더 오류 제어(Header Error Control, HEC)51 영역은 셀 헤더의 내용상에서 8-비트의 덧붙임 검사를 제공한다.
유토피아(Universal Test & Operations PHY Interface for ATM, UTOPIA) 인터페이스는 ATM 장치와 ATM PHY 또는 SAR(Segmentation and Reassembly: 분할 및재결합) 장치 사이에 표준 칩-레벨 인터페이스를 제공하도록 ATM 포럼에 의해 규정된다. 유토피아 인터페이스는 8-비트 데이터 버스를 가지며 전송 및 수신 방향에서 ATM 셀을 저장할 수 있는 FIFOs를 포함한다. 이것은 셀 수준의 주고받기와 선택적으로 패리티 비트 생성 및 검사를 지원한다. 유토피아 인터페이스는 양방향에서 분리된 데이터와 제어 신호를 가지는 전이중 통신 방식 버스를 구현한다.
ATM 셀 스위칭은 각종 디지털 가입자 회선(x digital subscriber line; xDSL) 시스템(라스트 마일, 9㎞까지)에서는 대중적이다. xDSL 기술은 기존 전화 서비스(POTS)가 한 쌍의 구리선을 통하여 ATM 셀을 전화 회사의 중심 국으로 보낼 수 있게 한다. xDSL을 통한 ATM은 집과 작은 사무 환경에 초고속 네트워크 접속을 제공한다. 비대칭 디지털 가입자 회선(ADSL), 일반 ADSL(UADSL), G.SHDSL(대칭 고속 디지털 가입자 회선) 및 VDSL(초고속 디지털 가입자 회선)을 포함하는 여러 가지 표준이 이 영역에서 발전되었다. 이들 기술은 가입자 회선, 유저의 이웃 분국을 소비자의 전화 잭으로 연결하는 구리선을 이용한다. 많은 지역에서, 가입자 회선은 통신 회사에서 경영하는 ATM 핵심 네트워크에 직접 연결된다. xDSL 서비스를 통한 ATM은 고속 특성을 보전하며 QoS는 프로토콜의 변형 없이 핵심 ATM 네트워크에서 이용 가능한 것을 보장한다. 이는 주택이나 작은 사무실로의 단 대 단 ATM 네트워크를 위한 잠재력을 생성한다.
도3은 xDSL 서비스 전달 구성을 나타낸다. xDSL에서, DSL 집선 장비(DSLAM)751은 광대역 인터넷 접속을 전달하기 위하여 이용된다. DSLAM751의 기능은 xDSL 모뎀75에 연결되어 있는 xDSL 라인73으로부터 이들이 ATM 스위치 또는인터넷 프로토콜(IP) 라우터753으로 전송되기 전에 디지털 데이터 트래픽을 모으는 것이다. 일반적인 DSLAM은 셸프 당 수백 개의 xDSL 채널을 지지한다(싱글 랙 마운트 섀시). 네트워크 쪽에서는 하나 또는 그 이상의 다중화 트래픽을 DSLAM으로부터 스위치나 라우터753으로 운반하는 간선이 있고, 이들은 차례로 인터넷77에 연결된다. 따라서, DSLAM751 쪽에서는, 많은 채널을 처리하기 위한 보다 많은 강력한 CPU가 필요하게 된다.
xDSL 시스템에서는, ATM 셀을 IP/이더넷 패킷으로부터 또는 향하여 묶거나 풀어야한다. 이것은 이러한 셀의 처리를 위하여 이들이 고가의 RISC CPU 및 큰 용량의 메모리를 필요로 한다는 것을 의미한다. 중심국 측의 CPU는 많은 수의 채널의 복잡한 ATM 프로토콜을 처리하여야 한다. 또한, 계산 능력, 계산 자원 및 이러한 계산 환경을 보다 빠른 네트워크에 이르도록 서로 연결하여야 할 요구는 빠르게 증가한다. 이러한 요구는 100Mb/s 및 기가 비트의 이더넷의 발전 및 표준으로 이끌었다. 기가 비트 이더넷은 일 초당 1,000,000,000 비트로 이더넷의 모든 정통을 제공한다.
따라서, 고객 댁내 장치(CPE)를 위한 단일 채널 및 DSLAM 측을 위한 다중 채널에서 이더넷 패킷과 ATM UTOPIA 인터페이스 사이의 간단하고 빠른 변환기/브리지가 요구된다. 특히 DSLAM 측에서는, ASIC에 기초를 둔 다중 이더넷 채널을 대응하는 xDSL 채널로 전환할 수 있는 장치가 xDSL 네트워크를 통한 큰 스케일의 이더넷 스위칭 시스템을 위하여 요청된다.
도1은 이더넷 패킷의 구조를 나타낸다.
도2는 ATM 셀의 구조를 나타낸다.
도3은 xDSL 서비스 전달 구조를 나타낸다.
도4는 본 발명에 따른 일 실시예를 나타낸다.
도5는 이더넷 MAC_PHY 버스 인터페이스 표준 및 시그널을 나타낸다.
도6은 UTOPIA(ATM) 셀로 전환하는 이더넷 프레임의 개략도이다.
도7은 이더넷 프레임으로 전환하는 UTOPIA(ATM) 셀의 개략도이다.
도8(a), (b)는 전송 패스의 흐름 제어된 TX_CLK 방식 및 수신 패스의 RX_CLK 방식이다.
도9(a), (b)는 전송 패스의 흐름 제어된 TX_CLK 방식 및 수신 패스의 RX_CLK 방식의 다른 실시예이다.
도10은 본 발명에 따른 다중 채널의 MII 인터페이스로의 UTOPIA를 나타내는 실시예이다.
도11은 단일 채널에서 이더넷 버스 인터페이스와 UTOPIA 버스 인터페이스로 결합된 본 발명의 일 실시예이다.
도12는 다중 채널에서 이더넷 버스 인터페이스와 UTOPIA 버스 인터페이스로 결합된 본 발명의 일 실시예이다.
도13은 이용 가능한 부품(off-the-shelf component)을 이용하는 UTOPIA/VDSL 디자인으로의 이더넷의 블록도이다.
도14는 이용 가능한 부품(off-the-shelf component)을 이용하는 UTOPIA/VDSL 디자인으로의 이더넷의 다른 블록도이다.
도15는 본 발명의 다른 실시예에 따른 이더넷 버스를 USB 인터페이스로 확장한 것을 나타낸다.
본 발명의 한 측면에 따르면 xDSL, UTOPIA, ATM 셀 변환기/브리지 및 작동 방법을 통한 이더넷 인터페이스를 제공한다. 본 발명의 다른 측면에 따르면, 단일 및 다중 채널에서 이더넷 버스 및 UTOPIA 버스 사이에 변환기/브리지를 제공한다. 또한 본 발명의 다른 측면에 따르면, 이더넷과 ATM 네트워크 사이에서 저 비용의 전송을 제공하는 것을 목적으로 하는 단일-칩 솔루션을 제공한다.
본 발명은 제1 버스 및 제2 버스를 통한 이더넷 버스 인터페이스 및 UTOPIA 버스 인터페이스 사이의 변환기/브리지에 관한 것이다. 변환기/브리지는 제1 전환 장치 및 제2 전환 장치를 포함한다. 제1 전환 장치는 제1 버스 상의 이더넷 데이터 패킷을 제2 버스 상의 53-바이트 ATM 셀로 수신 및 전환하는데 이용된다. 제2 전환 장치는 제2 버스 상의 53-바이트의 ATM 셀을 제1 버스 상의 이더넷 데이터 패킷으로 수신 및 전환하는데 이용된다.
제1 전환 장치는 이더넷 데이터 패킷을 서브-셀 데이터 필드로 전환하는 제1 전환 유닛, 많은 수의 서브-셀 데이터 필드를 결합하고 ATM 셀의 헤더 필드 내의 셀 시그널 바이트를 53-바이트의 ATM 셀로 삽입하기 위한 ATM 셀 버퍼 유닛, 및 ATM 셀 포맷으로 53-바이트의 ATM 셀을 전송하기 위한 송신 유닛을 포함한다. 제2 전환 장치는 ATM 셀 헤더 필드의 제1 바이트 내의 셀 시그널 바이트를 검출하기 위한 수신 유닛, 시그널 비트를 이더넷 MII 버스의 RXDV 시그널로 전환하고 연합 데이터 니블을 이더넷 MII 버스의 RXDA로 전환하는 전환 유닛, 및 이더넷 패킷 포맷으로 이더넷 데이터 패킷을 전송하는 송신 유닛을 포함한다.
또한 본 발명은 이더넷 데이터 패킷을 ATM 셀로 전환하고 ATM 셀을 이더넷 데이터 패킷으로 전환하는 방법에 관한 것이다. 본 발명에 따른 방법은 다음 단계로 이루어진다. 우선, 제1 버스 위의 이더넷 데이터 패킷을 제2 버스 위의 53 바이트의 ATM 셀로 수신 및 전환한다. 다음, 제2 버스 위의 53 바이트의 ATM 셀을 제1 버스 위의 이더넷 데이터 패킷으로 수신 및 전환한다.
또한 본 발명은 이더넷 MII 버스 속도보다 느린 xDSL/ATM/UTOPIA 전송 속도에 기인하여 이더넷 전송 속도를 낮추기 위하여 온 앤 오프 구조를 이용하여 MAC 전송 버퍼로부터 TX_CLK로의 데이터 흐름을 제어하는 방법에 관한 것이다.
또한 본 발명은 이더넷 MII 버스 속도보다 느린 xDSL/ATM/UTOPIA 전송 속도에 기인하여 이더넷 전송 속도를 낮추기 위하여 온 앤 오프 구조를 이용하여 MAC 수신 버퍼로의 RX_CLK로의 데이터 흐름을 제어하는 방법에 관한 것이다.
본 발명은 이더넷 인터페이스 버스와 UTOPIA 인터페이스 버스 사이의 변환기/브리지에 관한 것이다. 도4는 본 발명의 실시예를 단일 블록도로 나타낸 것이다. 변환기/브리지10은 각각 이더넷 버스111 및 UTOPIA 버스113을 통하여 이더넷 버스 인터페이스11 및 UTOPIA 버스 인터페이스13과 연결된다. 변환기/브리지10은 제1 전환 장치101 및 제2 전환 장치103을 포함한다. 제1 전환 장치101은 이더넷 버스111 위의 이더넷 데이터 패킷을 UTOPIA 버스113 위의 53-바이트의 ATM 셀로 수신 및 전환한다. 제2 전환 장치103은 UTOPIA 버스113 위의 53-바이트의 ATM 셀을 이더넷 버스111 위의 이더넷 데이터 패킷으로 전환한다. 한편,이더넷 버스 인터페이스는 GPSI, MII, RMII, SMII, GMII, SS-SMII, TBI 및 다른 이더넷 인터페이스 중에서 선택된다. 이더넷 MAC_PHY 버스 인터페이스 표준 및 시그널은 도5에 도시하였다. UTOPIA 버스 인터페이스는 UTOPIA 레벨1, 레벨2, 레벨3, 및 레벨4 버스 중에서 선택된다.
또한, 제1 전환 장치101은 전환 유닛1011 및 ATM 셀 버퍼 유닛 1013, 송신 유닛1015 및 TX_CLK 흐름 제어된 클록 유닛1017을 포함한다. 전환 유닛1011은 이더넷 데이터 패킷을 4-니블 서브-셀 데이터 필드로 전환하는데 이용되고, 각 4-니블 서브-셀 데이터 필드는 3-니블 데이터 필드 및 연합 시그널 니블을 포함한다. 시그널 비트는 MII/이더넷 버스 내의 TXEN(transmit Enable signal bit)이다. 그리고 데이터 필드 니블은 TXDATA[3:0](데이터 비트 전송 3-0)이다. 연합 시그널 니블은 이더넷 버스 내의 연합 데이터 필드의 존재를 나타낸다. 이더넷 프레임의 UTOPIA(ATM) 셀 전송 패스로의 개략도는 도6에 나타나 있고, 여기에는 어떻게 이더넷 프레임이 ATM 셀로 전환하는가를 나타낸다. ATM 셀 버퍼 유닛1013은 24개의 다중 4-니블 서브-셀 데이터 필드의 그룹을 결합하고 ATM 셀의 헤더 필드 내의 셀 시그널 바이트를 53-바이트의 ATM 셀로 삽입하는데 이용된다. 헤더는 또한 상태를 전하고 로컬 및 원격 노드를 제어하는 대역 외 관리를 위한 미사용 데이터 필드를 가진다. 전달 유닛1015는 53-바이트의 ATM 셀을 ATM 셀 포맷으로 전송하기 위하여 이용된다.
흐름 제어 클록1017은 이더넷/MII 버스 속도보다 xDSL 전송 속도가 느려진 것에 기인하여 이더넷 전송 속도를 낮춘다. 이더넷 MII TX_CLK 클록 속도는 25Mhz가 될 것이다. 4-비트(니블 광역) TXDATA[3:0]] 데이터 버스를 가지고, 인터페이스111의 공칭 속도는 100Mbps이다. 이 클록 속도 방식은 버퍼 관리를 간단하게 할 수 있도록 한다. 또한 보다 많은 흐름 제어는 1011이 시그널 니블을 삽입할 때인데, 이것은 25% 정도의 시그널 오버헤드를 추가한다. 따라서 TXMCLK는 도8(a)에 도시한 바와 같이 이더넷 데이터 필드의 3 니블을 수신한 뒤 하나의 25Mhz 클록 사이클81 동안 정지할 것이다. 그리하여 이더넷 MII 버스 및 UTOPIA 버스 모두는 25% 시그널 니블 오버헤드와 함께 100Mbps가 된다. 실제 데이터 전송은 75Mbps이다. 보다 많은 흐름 제어를 위하여는 UTOPIA가 TXCLAV(Transmit Cell Available)를 인터페이스113으로 보내는 것을 중단한 때인데, 이것은 전송되지 않았던 이전 xDSL/ATM 셀이 완료된 것을 의미한다. 이것은 1013의 버퍼 풀 상황을 가져온다. 이러한 일이 발생하면, 흐름 제어 클록1017은 또한 ATM 셀 버퍼 유닛1013이 인터페이스113으로 전송되는 적어도 하나의 셀 버퍼를 가질 때까지 TX_CLK(25Mhz 클록)83을 정지시킬 것이다. ATM 셀의 헤더 필드가 ATM 포럼에 의해 제한된 사용 효율을 갖기 때문에, 셀 데이터를 나타내는 셀 시그널 바이트로 이용되는 헤더의 제1 바이트가 도6에 도시된 바와 같이 이더넷 데이터 필드를 가진다.
제2 전환 장치103 또한 수신 유닛1031, 전환 유닛1033, 송신 유닛1035, 및 RX_CLK 흐름 제어된 클록 유닛1037을 포함한다. 수신 유닛1031은 ATM 셀 헤더 필드의 제1 바이트에서 셀 시그널 바이트를 검출하고, ATM 셀 데이터(48 바이트)만을 전환 유닛1033 셀 버퍼로 보낸다. 셀 데이터는 24개의 다중 4-니블 서브-셀 데이터 필드로 구성되고, 각 4-니블 서브-셀 데이터 필드는 3-니블 데이터 필드 및 앞쪽에 연합 시그널 니블을 포함한다. 전환 유닛1033은 시그널 비트를 이더넷 MII 버스의 RXDV(Receive Data Available) 시그널로 변환하고, 다음의 데이터 바이트의 연합 데이터 니블을 이더넷 MII 버스의 RXDATA[3:0](Receive Data bit 3-0)로 변환한다. 송신 유닛1035는 이더넷 패킷 포맷으로 이더넷 데이터 패킷을 전송하는데 이용된다. UTOPIA(ATM) 셀 수신 패스의 개략도는 어떻게 ATM 셀이 이더넷 프레임으로 변환되는지를 도7에 나타내고 있다.
흐름 제어 클록1037은 xDSL 수신에서의 느린 속도 때문에 이더넷 수신 속도를 낮춘다. 이더넷 MII RX_CLK 클록 속도는 25Mhz 속도가 될 것이다. 4-비트(니블 와이드)의 RXDATA[3:0] 데이터 버스와 함께, 인터페이스311의 공칭 속도는 100Mbps가 될 것이다. UTOPIA 버스는 12.5Mhz 클록 속도가 될 것이다. 8-비트 와이드의 UTOPIA 버스와 함께 인터페이스113의 속도 또한 100Mbps일 것이다. 이 클록 속도 방식은 버퍼 관리를 간단하게 한다. 더 많은 흐름 제어를 위하여는 전환 유닛1033이 시그널 니블을 스트라이핑할 때인데, 이것은 이더넷 버스 수신 속도를 25% 낮출 것이다. 따라서, RX_CLK는 도8(b)에 도시된 바와 같이 이더넷 데이터 필드의 3 니블을 수신한 다음 한번의 25Mhz 클록 사이클85를 중단한다. 이것은 UTOPIA 버스가 100Mbps인 반면, 이더넷 MII 버스가 75Mbps 속도를 나타내게 한다. 보다 많은 흐름 제어를 위하여는 UTOPIA가 RXCLAV(Receive Cell Available)를 113에 보내는 것을 중단할 때인데, ATM 셀로 구성된 모든 이더넷 프레임이 아직 수신되지 않은 것을 의미한다. 이것은 1033의 버퍼 부족 현상을 초래한다. 이러한 현상이 발생하면 1037은 또한 1033이 인터페이스113으로 전송되기 위한 모든 이더넷프레임의 마지막 셀을 가질 때까지 RX_CLK(25Mbps 클록)을 중단할 것이다.
본 발명의 다른 실시예에 따르면, 제1 전환 장치와 제2 전환 장치를 포함한다. 제1 전환 장치는 전환 유닛1011, ATM 셀 버퍼 유닛1013, 송신 유닛1015, 및 TX_CLK 흐름 제어된 클록 유닛1017을 포함한다. 유사하게, 전환 유닛1011은 이더넷 데이터 패킷을 9-바이트의 서브-셀 데이터 필드로 전환하는데 이용되고, 각 9-바이트의 서브-셀 데이터 필드는 8-바이트의 데이터 필드 및 연합 시그널 바이트를 포함한다. 연합 시그널 바이트는 도6에 도시된 바와 같이 이더넷 버스 내의 연합 데이터 필드의 존재를 나타낸다. ATM 셀 버퍼 유닛1013은 5개의 다중 9-바이트 패킷 그룹을 5-바이트의 헤더 및 예약된 3 바이트와 함께 제1 53-바이트의 ATM 셀에 결합한다. 예약된 바이트는 상태를 전달하고 로컬 및 원격 노드를 제어하는 대역 외 관리를 위해 이용된다. 송신 유닛1015는 ATM 셀 포맷으로 53-바이트의 ATM 셀을 전송하기 위해 이용된다.
흐름 제어 클록1017은 xDSL 전송의 낮춰진 속도에 기인하여 이더넷 전송 속도를 낮춘다. 이더넷 MII TX_CLK 클록 속도는 25Mbps이다. 4-비트(니블 와이드) XDATA[3:0] 데이터 버스와 함께, 인터페이스111의 공칭 속도는 100Mbps이다. UTOPIA 버스는 12.5Mbps 클록 속도이다. UTOPIA 버스의 8-비트의 와이드와 함께 인터페이스113의 속도 또한 100Mbps이다. 이 클록 속도 방식은 버퍼 관리를 간단하게 한다. 보다 많은 흐름 제어를 위하여는 1011이 시그널 니블을 삽입할 때이고, 이는 시그널 과부하를 12.5% 증가시킬 것이다. 따라서 TX_CLK는 도9(a)에 도시한 바와 같이 이더넷 데이터 필드의 16 니블을 수신한 후 2개의 25Mhz 클록 사이클91 동안 중단할 것이다. 이것은 이더넷 MII 버스 및 UTOPIA 버스 모두 12.5%의 시그널 니블 오버헤드와 함께 100Mbps가 된다. 실제 데이터 전송은 87.5Mbps이다. 보다 많은 흐름 제어를 위하여는 UTOPIA가 TXCLAV(Tansmit Cell Available)를 인터페이스113에 보내는 것을 중단한 때이며, 이것은 이전의 전송되지 않았던 xDSL/ATM 셀이 완료된 것을 의미한다. 이것은 1013의 버퍼 풀 상태를 가져온다. 이러한 일이 발생하면, 흐름 제어 클록1017은 또한 ATM 셀 버퍼 유닛1013이 인터페이스113으로 전송되기 위하여 적어도 하나의 셀 버퍼를 가질 때까지 TX_CLK(25Mhz 클록)93을 중단할 것이다. ATM 셀의 헤더 필드는 ATM 포럼에 의해 제한된 사용 효율을 가지기 때문에, 오로지 헤더의 제1 바이트만이 도6에 도시된 바와 같이 셀 데이터가 이더넷 데이터 필드를 가짐을 나타내는 셀 시그널 바이트로서 이용된다.
제2 전환 유닛103 또한 수신 유닛1031, 전환 유닛1033, 송신 유닛1035, 및 RX_CLK 흐름 제어된 클록 유닛1037을 포함한다. 제2 전환 유닛의 수신 유닛1031은 제1 바이트 내의 ATM 셀 헤더 필드에 대한 셀 시그널 바이트를 검출하고, 오직 ATM 셀 데이터만을 ATM 셀 버퍼로 보내는데 이용된다. 셀 데이터는 5개의 다중 9-바이트 데이터 필드 및 5-바이트의 헤더 및 예약된 3 바이트로 구성된다. 각 9-바이트의 데이터 필드는 8-바이트의 데이터 필드 및 연합 시그널 바이트를 포함한다. 전환 유닛1033은 ATM 셀 데이터를 이더넷 데이터 패킷으로 변환하는데 이용된다. 송신 유닛1035는 이더넷 패킷 포맷으로 이더넷 데이터 패킷을 전송하는데 이용된다.
본 발명의 실시에서의 흐름 제어 클록1037은 xDSL 수신의 낮은 속도에 기인하여 이더넷 수신 속도를 낮춘다. 이더넷 MII RX_CLK 클록 속도는 25Mhz가 될 것이다. 4-비트(니블 와이드) RXDATA[3:0] 데이터 버스와 함께, 인터페이스311의 공칭 속도는 100Mbps이다. UTOPIA 버스는 12.5Mhz 클록 속도가 될 것이다. UTOPIA 버스의 8-비트의 와이드와 함께 인터페이스113의 속도 또한 100Mbps가 될 것이다. 이 클록 속도 방식은 버퍼 관리를 간단하게 한다. 보다 많은 흐름 제어를 위하여는 전환 유닛1033이 시그널 니블을 스트라이핑할 때이고, 이것은 이더넷 버스 수신 속도를 12.5% 낮출 것이다. 따라서 RX_CLK는 도9(b)에 도시한 바와 같이 16 니블의 이더넷 데이터 필드를 수신한 후 두 개의 25Mhz 클록 사이클95 동안 중단할 것이다. 이것은 UTOPIA 버스가 100Mbps인 반면 이더넷 MII 버스는 87.5Mbps 속도가 되도록 한다. 보다 많은 흐름 제어를 위하여는 UTOPIA가 RXCLAV(Receive Cell Available)을 113에 보내는 것을 중단한 때이며, ATM 셀로 구성된 완성된 이더넷 프레임의 어느 것도 아직 수신되지 않은 것을 의미한다. 이것은 1033의 버퍼 부족 현상을 초래한다. 이러한 현상이 발생하면 1037은 또한 1033이 인터페이스113으로 전송되기 위하여 완전한 이더넷 프레임의 마지막 셀을 가질 때까지 RX_CLK(25Mbps 클록)을 중단할 것이다.
이더넷 인터페이스 버스 및 UTOPIA 인터페이스 버스 사이의 변환기/브리지의 성능을 향상시키기 위하여, 본 발명은 이더넷 MAC로부터 이더넷 패킷을 수신할 때 프리앰블 및 이더넷 패킷의 개시 프레임 구획 문자를 절단할 것이다. 본 발명은 오직 수신지 주소, 발신지 주소, 타입 필드, 유료 부하, 및 UTOPIA 버스 위의 이더넷 패킷의 CRC만을 전송한다. 한편, UTOPIA로부터 패킷을 수신할 때, 본 발명은 프리앰블 및 개시 프레임 구획 문자를 프레임 앞에 추가하고, 이더넷 버스로 전송한다. 이더넷 프레임이 64바이트의 작은 사이즈라고 가정하면, 이는 성능을 12.5%(8/64) 향상시킬 것이다.
도10은 다중 제1 버스111을 통하여 UTOPIA 버스 인터페이스와 결합된 본 발명의 다른 실시예를 도시한 것이다. UTOPIA 레벨2, 레벨3, 및 레벨4 인터페이스113의 주소를 맞추고, 다중 채널을 32 채널까지 지지하는 본 발명은 이더넷 데이터 패킷을 전송하는 적당한 제1 버스를 구별하기 위하여 UTOPIA 위에 주소 결정 유닛을 더 포함한다.
도11은 단일 채널에서 이더넷 버스 인터페이스 및 UTOPIA 버스 인터페이스에 결합된 본 발명의 실시예를 나타낸다. 실시예170에서, 변환기/브리지는 단일 칩으로 구성된다. 본 발명의 실시예는 이더넷 브리지1701 및 이더넷 PHY 장치1702를 포함한다. 이더넷 브리지1701은 특히 xDSL 전송의 낮은 속도에 기인하여 흐름 제어 상황이 발생되면 이더넷 서브 넷을 인터페이스하기 위하여 내장된 이더넷 MAC와 함께 2-포트 이더넷 스위치로서 작동한다. 이더넷 PHY 장치1702는 표준 이더넷에 적합한 배선을 통하여 연결된 하나의 표준 이더넷 노드에 물리적 층인 인터페이스를 제공한다. 이더넷 변압기 장치1703은 변압기 회로를 제공하고 커넥터1704 및 PHY 장치1702 사이의 시그널을 결합하기 위하여 이용된다.
실시예170은 또한 UTOPIA 마스터1705, xDSL PHY1706 및 UTOPIA 종속 버퍼1709를 포함한다. UTOPIA 마스터1705는 UTOPIA 종속 버퍼1709, xDSL PHY1706 및 이더넷 브리지1701로부터 및 이들을 향하여 데이터 전송을 개시하고 제어하는 역할을 한다. xDSL PHY 장치1706은 표준 xDSL에 적합한 배선을 통하여 연결된 하나의 표준 xDSL 노드에 물리적 층인 인터페이스를 제공한다.
UTOPIA 버퍼1709는 원시 UTOPIA로부터 데이터를 수신하는 역할을 한다. UTOPIA 종속 버퍼는 기존 ATM 전송에 편승할 수 있다. 본 발명은 원시 ATM UTOPIA 버스에 결합된 UTOPIA 버퍼1709에 의하여 UTOPIA 인터페이스들 사이에서 데이터를 전송할 수 있도록 한다. UTOPIA 마스터1705는 원시 ATM UTOPIA 버스 및 변환된 UTOPIA 버스를 처리한다. UTOPIA 마스터1705는 원시 ATM 셀을 전송하고 이더넷 패킷을 UTOPIA 버스로 변환한다. xDSL 변압기 장치1707은 변압기 회로를 제공하고 커넥터1708 및 PHY 장치1706 사이에서 시그널을 연결한다. 한편, 실시예는 또한 상태와 UTOPIA 마스터1705의 명령을 유지하기 위한 중앙 처리 장치 유닛1710 및 SRAM1711을 포함한다.
도12는 다중 채널에서 이더넷 버스 인터페이스 및 UTOPIA 버스 인터페이스에 결합된 본 발명의 실시예를 나타낸다. 예를 들면, 실시예에는 8개의 채널이 있다. 실시예180에서, 변환기/브리지는 단일 칩 내에 8개의 채널로 이루어진다. 본 발명의 실시예는 8개의 채널1801의 이더넷 브리지를 포함한다. 실시예180은 또한 UTOPIA 마스터1805, ATM 셀 버퍼의 8 채널로 다중화된 xDSL PHY1806을 포함한다. UTOPIA 마스터 1805는 UTOPIA 종속 버퍼1809, xDSL PHY1806 및 이더넷 브리지 1801로부터 및 이들을 향하여 데이터 전송을 개시하고 제어하는 역할을 한다. xDSL PHY 장치1806은 표준 xDSL에 적합한 배선을 통하여 연결된 하나의 표준 xDSL 노드에 물리적 층인 인터페이스를 제공한다.
UTOPIA 종속 버퍼 1809는 원시 ATM UTOPIA로부터 데이터를 수신하는 역할을한다. UTOPIA 종속 버퍼는 기존 ATM 전송에 편승할 수 있다. 본 발명은 원시 ATM UTOPIA 버스에 결합된 UTOPIA 버퍼1809에 의하여 UTOPIA 인터페이스들 사이에서 데이터를 전송할 수 있도록 한다. UTOPIA 마스터1805는 원시 UTOPIA 버스 및 변환된 UTOPIA 버스를 처리한다. UTOPIA 마스터1805는 원시 ATM 셀을 전송하고 이더넷 패킷을 UTOPIA 버스로 변환한다. xDSL 변압기 장치1807은 변압기 회로를 제공하고 커넥터1808 및 PHY 장치1806 사이에서 시그널을 연결한다. 한편, 실시예는 또한 상태와 UTOPIA 마스터1805의 명령을 유지하기 위한 프로세서1810 및 SRAM1811을 포함한다. 전이중 통신 방식 모드를 이용하기 때문에 이더넷 패킷 버퍼는 필요하지 않다.
도13은 이용 가능한 부품(off-the-shelf component)을 이용하여 이더넷 데이터 패킷을 서브-셀 데이터 필드로 변환하는 이더넷의 UTOPIA/VDSL 디자인으로의 블록도이다. 이 디자인의 이더넷에서 UTOPIA/VDSL은 FPGA220, MAC210, 및 CPU224로 구성된 SOC(System On Chip)를 만들기 위해 제공된다. 이더넷205의 변압기는 YCL로부터 PH162479에 의해 제공된다. 2-포트 이더넷 스위치/MAC210은 ATAN으로부터 ATAN8992에 의해 제공된다. MII에서 UTOPIA로의 전환기220은 격자 반도체 1spMACH4 시리즈에 의해 제공된다. 두 개의 FIFO225는 IDT7200에 의해 제공된다. VDSL 데이터 펌프230은 인피니온 VDSL PEF-22811에 의해 제공된다. VDSL 라인 드라이버250은 인피니온 VDSL PEF-22810에 의해 제공된다. APC260으로부터 VDSL을 위한 변압기는 APC-77112/77110에 의해 제공된다.
도14는 이용 가능한 부품(off-the-shelf component)을 이용하는 이더넷의UTOPIA/VDSL 디자인으로의 다른 블록도이다. 도13과 도14의 차이점은 더 많은 데이터 전송을 위하여 도14에서 도시된 이더넷 데이터 패킷을 9-바이트 서브-셀 데이터 필드로 전환하는 이더넷의 UTOPIA/VDSL으로의 디자인이 3개의 FIFOs를 사용한다는 점이다.
도15는 본 발명의 다른 실시예를 나타낸다. 본 실시예는 또한 이더넷 MII 버스를 USB 1.1/2.0109로 연결하는 이더넷 브리지로의 USB를 포함한다. 따라서, 본 발명은 USB 및 UTOPIA 사이에서 변환기/브리지로서 이용될 수 있다. 이더넷 MII 브리지9로의 USB는 ADM8511과 같은 이용 가능한 부품 장치로부터 찾을 수 있다.
이상과 같이, 본 발명은 비록 한정된 실시예에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 특허 청구범위의 균등 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 따르면 이더넷과 ATM 네트워크 사이에서 저렴하고 효율 좋은 전송을 제공할 수 있다.

Claims (15)

  1. 제1 버스 상의 이더넷 데이터 패킷을 제2 버스 상의 53-바이트의 ATM 셀로 수신 및 전환하는 제1 전환 장치; 및
    상기 제2 버스 상의 53-바이트의 ATM 셀을 상기 제1 버스 상의 이더넷 데이터 패킷으로 수신 및 전환하는 제2 전환 장치;를 포함하는 제1 버스 및 제2 버스를 통하여 각각 이더넷 버스 인터페이스 및 ATM 버스 인터페이스에 결합되는 단일 및 다중 채널 변환기/브리지.
  2. 제1항에 있어서,
    상기 이더넷 버스 인터페이스는 GPSI, MII, RMII, SMII, GMII, SS-SMII, TBI 및 다른 이더넷 인터페이스로 구성된 그룹으로부터 선택되는 어느 하나임을 특징으로 하는 변환기/브리지.
  3. 제1항에 있어서,
    상기 제2 버스는 UTOPIA 레벨1, 레벨2, 레벨3, 및 레벨4 버스로 구성된 그룹으로부터 선택되는 어느 하나임을 특징으로 하는 변환기/브리지.
  4. 제1항에 있어서,
    다수의 제1 버스를 통하여 상기 이더넷 버스 인터페이스와 결합되고, 이더넷데이터 패킷을 전송 및/또는 수신하는 제1 버스를 식별하기 위하여 상기 제2 버스 상에 주소지 결정 유닛을 더 포함하며, 상기 제2 버스는 UTOPIA 레벨2, 레벨3, 및 레벨4 버스로 구성된 그룹으로부터 선택되는 어느 하나임을 특징으로 하는 변환기/브리지.
  5. 제1항에 있어서,
    상기 제1 전환 장치는,
    제1 이더넷 데이터 패킷을 제1 4-니블 데이터 필드로 변환하는 제1 전환 유닛(상기 각 제1 4-니블 데이터 필드는 제1 3-니블 데이터 필드 및 제1 연합 시그널 니블을 포함함);
    24개의 다중 제1 4-니블 데이터 필드로 이루어진 제1 그룹을 제1 5-바이트의 헤더와 함께 제1 53-바이트의 ATM 셀로 결합하는 ATM 셀 버퍼 유닛(상기 헤더는 상태를 전달하고 로컬 및 멀리 떨어진 노드를 제어하는 대역 외 관리를 위한 미사용 데이터 필드를 가짐); 및
    ATM 셀에서 상기 제1 53-바이트의 ATM 셀을 전송하기 위한 제1 송신 유닛;을 포함하고,
    상기 제2 전환 장치는,
    다수의 ATM 셀 데이터를 수신하기 위한 수신 유닛(상기 각 ATM 셀은 24개의 다중 4-니블 데이터 필드 그룹을 포함하고, 각 데이터 필드는 3-니블 데이터 필드 및 연합 시그널 니블을 포함하고, 제2 5-바이트의 헤더와 결합됨);
    상기 ATM 셀 데이터를 제2 이더넷 데이터 패킷으로 변환하는 제2 전환 장치; 및
    상기 제2 이더넷 데이터 패킷을 이더넷 패킷 포맷으로 전송하는 제2 송신 유닛;을 포함하여 이루어지는 것을 특징으로 하는 변환기/브리지.
  6. 제5항에 있어서,
    상기 제1 전환 유닛은 이더넷 전송 속도를 낮추기 위한 제1 흐름 제어 클록 유닛을 포함하고, 상기 제2 전환 유닛은 이더넷 수신 속도를 낮추기 위한 제2 흐름 제어 클록 유닛을 포함하는 것을 특징으로 하는 변환기/브리지.
  7. 제1항에 있어서,
    상기 제1 전환 장치는,
    이더넷 데이터 패킷을 제1 9-바이트 데이터 필드로 전환하기 위한 제1 전환 유닛(상기 각 제1 9-바이트 데이터 필드는 제1 8-바이트 데이터 필드 및 제1 연합 시그널 바이트를 포함함);
    5개의 다중 제1 9-바이트 데이터 필드 그룹을 헤더의 제1 5-바이트와 예약된 3 바이트와 함께 제1 53-바이트의 ATM 셀로 결합하기 위한 ATM 셀 버퍼 유닛(상기 예약된 3 바이트는 상태를 전달하고 로컬 및 원격 노드를 제어하는 대역 외 관리를 위하여 이용됨); 및
    ATM 셀 포맷으로 제1 53-바이트의 ATM 셀을 전송하기 위한 제1 송신 유닛을포함하며,
    상기 제2 전환 장치는,
    다수의 ATM 셀 데이터를 수신하기 위한 제2 수신 유닛(상기 각 ATM 셀은 5개의 다중 제2 9-바이트 데이터 필드로 이루어진 제2 그룹을 포함하며, 상기 각 제2 9-바이트 데이터 필드는 제2 8-바이트 데이터 필드 및 제2 연합 시그널 바이트를 포함하고, 헤더의 제2 5-바이트 및 예약된 3 바이트와 결합됨); 및
    상기 ATM 셀 데이터를 제2 이더넷 데이터 패킷으로 전환하기 위한 제2 전환 유닛; 및
    이더넷 패킷 포맷으로 상기 제2 이더넷 데이터 패킷을 전송하기 위한 제2 송신 유닛을 포함하여 이루어지는 것을 특징으로 하는 변환기/브리지.
  8. 제7항에 있어서,
    상기 제1 전환 유닛은 이더넷 전송 속도를 낮추기 위한 제1 흐름 제어 클록 유닛을 포함하고, 상기 제2 제어 클록 유닛은 이더넷 수신 속도를 낮추기 위한 제2 흐름 제어 클록 유닛을 포함하는 것을 특징으로 하는 변환기/브리지.
  9. 제1항에 있어서,
    상기 이더넷 데이터 패킷 각각은 프리앰블, 개시 구획 문자, 수신지 주소, 발신지 주소, 타입 필드, 페이로드, 및 에러 체크 코드를 포함하고,
    상기 제1 전환 장치는 상기 이더넷 데이터 패킷의 상기 프리앰블 및 구획 문자를 절단하고, 상기 수신지 주소, 발신지 주소, 상기 타입 필드, 상기 페이로드, 및 상기 에러 체크 코드를 상기 UTOPIA 버스 인터페이스로 전송하며,
    상기 제2 전환 장치는 상기 이더넷 버스 인터페이스로 전송하기 전에 프리앰블 및 개시 구획 문자를 데이터 패킷 바로 앞에 추가하는 것을 더 포함하는 것을 특징으로 하는 변환기/브리지.
  10. 제1항에 있어서,
    제2 버스 및 제3 버스를 통하여 상기 UTOPIA 버스 인터페이스 및 제2 UTOPIA 버스 인터페이스에 결합되기 위하여 기존의 원시 UTOPIA 버스를 인터페이스하는 추가적인 UTOPIA 종속 버퍼를 더 포함하는 것을 특징으로 하는 변환기/브리지.
  11. 제1항에 있어서,
    상기 제1 버스 및 USB 인터페이스에 결합된 이더넷 브리지에 대하여 USB를 더 포함하는 것을 특징으로 하는 변환기/브리지.
  12. 이더넷 데이터 패킷을 4-니블 데이터 필드로 수신 및 변환하는 단계(상기 각 4-니블 데이터 필드는 3-니블 데이터 필드 및 연합 시그널 니블을 포함함);
    24개의 다중 4-니블 데이터 필드 그룹을 5-바이트의 헤더와 함께 53-바이트의 ATM 셀로 결합하는 단계; 및
    상기 24개의 다중 4-니블 필드 그룹을 5-바이트의 헤더와 함께 ATM 셀 포맷으로 전송하는 단계를 포함하는 제1 버스 상의 이더넷 패킷을 제2 버스 상의 53-바이트의 ATM 셀로 수신 및 전환하는 방법.
  13. 이더넷 데이터 패킷을 9-바이트의 데이터 필드로 수신 및 변환하는 단계(상기 각 9-바이트의 데이터 필드는 8-바이트의 데이터 필드 및 연합 시그널 바이트를 포함함);
    5개의 다중 9-바이트의 데이터 필드 그룹을 5-바이트의 헤더 및 예약된 3 바이트와 함께 53-바이트의 ATM 셀로 결합하는 단계; 및
    상기 5개의 다중 9-바이트의 데이터 필드 그룹을 5-바이트의 헤더 및 예약된 3 바이트와 함께 ATM 셀 포맷으로 전송하는 단계를 포함하는 제1 버스 상의 이더넷 패킷을 제2 버스 상의 53-바이트의 ATM 셀로 수신 및 전환하는 방법.
  14. 24개의 다중 4-니블 패킷 그룹을 수신하는 단계(상기 각 4-니블 패킷은 3-니블 데이터 패킷 및 연합 시그널 니블을 포함하며, 5-바이트의 헤더와 함께 결합됨);
    상기 24개의 다중 4-니블 패킷 그룹 및 상기 5-바이트의 헤더를 24개의 4-니블 패킷으로 전환하는 단계(상기 각 4-니블 패킷은 3-니블 데이터 및 연합 시그널 니블을 포함함);
    상기 각 4-니블 패킷을 이더넷 데이터 패킷으로 전환하는 단계; 및
    상기 이더넷 데이터 패킷을 이더넷 패킷 포맷으로 전송하는 단계를 포함하는제2 버스 상의 53-바이트의 ATM 셀을 제1 버스 상의 이더넷 패킷으로 수신 및 전환하는 방법.
  15. 5개의 다중 9-바이트 패킷 그룹을 수신하는 단계(상기 각 9-바이트 패킷은 8-바이트 데이터 패킷 및 연합 시그널 바이트를 포함하며, 5-바이트의 헤더 및 예약된 3 바이트와 함께 결합됨);
    상기 5개의 다중 9-바이트 패킷 그룹 및 상기 5-바이트의 헤더를 5개의 9-바이트 패킷으로 전환하는 단계;
    상기 각 9-바이트 패킷을 이더넷 데이터 패킷으로 전환하는 단계; 및
    상기 이더넷 데이터 패킷을 이더넷 패킷 포맷으로 전송하는 단계를 포함하는 제2 버스 상의 53-바이트의 ATM 셀을 제1 버스 상의 이더넷 패킷으로 수신 및 전환하는 방법.
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