KR20040059892A - 반도체 장치의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 전기적으로 특성이 우수한 금속 하부전극을 제조함으로서, 안정적이고 신뢰성있는 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 캐패시터가 형성될 높이만큼 캐패시터 형성용 절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계; 상기 캐패시터 형성용 홀 패턴을 따라 하부전극용 금속막을 형성하는 단계;산성슬러리를 이용한 화학적기적연마 공정으로 상기 캐패시터 형성용 절연막이 노출되도록 상기 하부전극용 금속막을 연마하여 하부전극을 형성하는 단계; 상기 하부전극상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

Description

반도체 장치의 캐패시터 제조방법{Method for fabricating capacitor in semiconductor device}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.

이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.

캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.

C = ε·As/d

여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.

따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.

이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 컨케이브 구조, 실린더 구조, 다층 핀 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.

그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.

따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 Ta₂O₅, Al₂O₃, HfO₂, SrTiO₃,(Ba,Sr)TiO₃(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO₃(이하 PZT라 함), (Pb,La)(Zr,Ti)O₃(이하 PLZT라 함), SrBi2Ta2O₉(이하 SBT라 함), Bi_4-xLa_xTi₃O₁₂(이하, BLT라 함) 등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.

이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.

일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO₂, IrO₂등을 사용하고 있다.

도1a 내지 도1c는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타낸 공정단면도로서, 특히 3차원 콘케이브형의 캐패시터 제조방법이다.

도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 제1 층간절연막(12)을 형성한 후, 제1 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성을 가지는 실리콘막으로 매립하여 스토리지 노드(storage node) 콘택플러그(13)를 형성한다.

이어서 캐패시터 형성용 절연막(14)을 캐패시터가 형성될 높이만큼 형성한 다음, 콘택플러그(13)가 노출되도록 캐패시터 형성용 절연막(14)을 선택적으로 제거하여 캐패시터 형성용 홀(15)을 형성한다.

이어서 도1b에 도시된 바와 같이, 캐패시터 형성용 홀(15) 패턴을 따라서 하부전극용 금속막(16)을 형성한다. 여기서 금속막은 Pt, Ir, Ru, RuO₂, IrO₂, W,WN, TiN등을 사용한다.

이어서 캐패시터 형성용 홀(15)과 홀 사이의 하부전극 전도막(16) 분리공정에 하부전극 보호를 위한 보호막(17)을 형성한다. 보호막(17)은 감광막으로 형성한다.

이어서, 도1c에 도시된 바와 같이, 에치백(etch-back) 공정을 이용하여 캐패시터 형성용 홀(15)과 홀 사이의 하부전극 전도막(16)을 분리시켜 하부전극(17')을 형성한다.

이어서 하부전극(37')의 상부에 유전체 박막과 상부전극을 차례로 적층하여 캐패시터를 완성한다.

반도체 장치가 고집적화되면서 캐패시터를 형성하는 면적은 점점더 줄어들고 있다. 제한된 면적에서 일정한 캐패시턴스를 확보하기 위해 한편으로는 하부전극을 3차원으로 형성하고, 다른한편으로는 실리콘계열의 유전체에서 Ta₂O₅, Al₂O₃, HfO₂등의 고유전체를 유전체 박막으로 사용하고 있다.

그러나, 고유전체의 유전특성을 위해서 캐패시터의 상,하부전극을 금속으로 사용하게 됨으로 공정상에 여러문제를 발생시키고 있다.

하부전극용 금속막을 분리시키기 위해 에치백공정을 실시하게 되면 에치공정에 사용되는 화학제와 금속막의 반응으로 인해 캐패시터 형성용홀의 내부에 부산물이 형성된다. 여기서 생긴 부산물(B)은 누설전류를 발생할 가능성이 매우 높아 반도체 제조 공정상의 신뢰성을 저하시키기 된다.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로 전기적으로 특성이 우수한 금속 하부전극을 제조함으로서, 안정적이고 신뢰성있는 캐패시터 제조방법을 제공함을 목적으로 한다.

도1a 내지 도1c는 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.

도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.

*도면의 주요부분에 대한 부호의 설명*

30 : 기판

31 : 활성영역

32 : 층간절연막

33 : 콘택플러그

34 : 캐패시터 형성용 절연막

35 : 화학적기계적연마공정용 멈춤막

36 : 캐패시터 형성용 홀

37 : 하부전극용 금속막

38 : 화학적기계적연마공정용 보호막

37' : 하부전극

상기의 목적을 달성하기 위해 본 발명은 기판상에 캐패시터가 형성될 높이만큼 캐패시터 형성용 절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계; 상기 캐패시터 형성용 홀 패턴을 따라 하부전극용 금속막을 형성하는 단계;산성슬러리를 이용한 화학적기적연마 공정으로 상기 캐패시터 형성용 절연막이 노출되도록 상기 하부전극용 금속막을 연마하여 하부전극을 형성하는 단계; 상기 하부전극상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도로서, 특히 콘케이브형 3차원캐패시터의 제조방법을 나타낸다.

먼저 도2a에 도시된 바와 같이, 활성영역(31)이 형성된 반도체기판(30)상에 제1 층간절연막(32)을 형성한 후, 제1 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 이어서 도전성을 가지는 실리콘막을 이용하여 콘택홀이 매립되도록한 다음, 화학적기계적 연마등의 공정을 이용하여 평탄화시켜 스토리지 노드 콘택플러그(33)를 형성한다.

또한, 층간절연막(32)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.

이어서 기판상에 캐패시터 형성용 절연막(34)을 캐패시터가 형성될 높이만큼 형성한다. 여기서 캐패시터 형성용 절연막(34)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.

이어서 캐패시터 형성용 절연막(35)의 상부에 실리콘질화막으로 화학적기계적연마공정용 멈춤막(35)을 형성한다. 여기서 멈춤막(35)는 Si₃N₄, SiOxNy등의 질화막계열을 이용한다.

이어서 도2b에 도시된 바와 같이, 콘택플러그(33)가 노출되도록 멈춤막(35) 및 캐패시터 형성용 절연막(34)을 선택적으로 제거하여 캐패시터 형성용 홀(36)을 형성한다.

이어서 도2c에 도시된 바와 같이, 캐패시터 형성용 홀(36) 패턴을 따라 하부전극용 금속막(37)을 형성한다. 여기서 금속막은 금속막은 Pt, Ir, Ru, RuO₂, IrO₂, W,WN, TiN등을 사용한다.

이어서 도2d에 도시된 바와 같이, 하부전극용 금속막(37)상에 화학적기계적연마공정용 보호막(38)을 캐패시터 형성용 홀(36)이 매립되도록 형성한다.

여기서의 보호막(38)은 후속공정에서 화학적기계적연마 공정시에 슬러리(slurry) 잔류물이 캐패시터 형성용 홀(36)의 내부에 침입하는 것을 방지하기 위한 것이다. 보호막(38)은 SOG(Spin on glass), 감광막 또는 갭필(Gap Fill)특성이 좋은 산화막을 사용한다.

이어서 도2e에 도시된 바와 같이, 캐패시터 형성용 홀(36)의 내부에 하부전극용 전도막(37)이 남도록 화학적기계적연마공정을 실시하여 하부전극(37')을 형성한다.

여기서 슬러리는 SiO₂또는 CeO₂를 사용하고, 슬러리는 1 ~ 5의 산성용액을 기본액으로 하여 연막공정을 진행한다. 또는 H₂O₂, Fe(NO₃)₃및 H₅IO₆등의 산화제를첨가하여 pH 0 ~ 5의 범위를 가지는 산성슬러리를 사용하여 화학적기계적연마공정을 진행할 수 있다.

화학적기계적연마 공정은 거칠기(Roughness)를 제거할 목적으로 화학적기계적연마 공정을 2스템으로 분리하여 실시할 수 있다.

이후 화학적기계적연마공정후에 존재하는 잔류물을 제거하기 위해 세정공정(을 실시한다. 잔류물제거를 확실하게 하기 위해 NH₄OH+HF를 이용한 세정공정을 추가할 수 있다.

이어서 화학적기계적연마공정용 보호막(38)을 제거하고, 하부전극(37')상에 유전체박막과 상부전극을 차례로 적층한다. 유전체 박막은 Ta₂O₅, Al₂O₃, HfO₂, SrTiO₃, BST등의 고유전체 물질이나, PZT, PLZT, SBT, BLT등의 강유전체 물질을 사용한다.

전술한 바와 같이, 공정을 진행하여 하부전극을 형성하게 되면, 종래의 에치백 공정시 발생하는 프로파일 불균일성 및 에칭화학제와 하부전극용 금속막간의 반응 부산물에 기인한 누설전류 발생가능성을 줄일 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

또한 전술한 실시예에서는 콘케이브형의 캐패시터에 대해서 설명하였으나,실린더형의 캐패시터에도 적용가능하다.

본 발명에 의해 하부전극을 안정적으로 형성할 수 있어 신뢰성있는 고 유전율의 케패시터를 제조할 수 있다.

Claims (5)

1. 기판상에 캐패시터가 형성될 높이만큼 캐패시터 형성용 절연막을 형성하는 단계;

   캐패시터가 형성될 영역의 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계;

   상기 캐패시터 형성용 홀 패턴을 따라 하부전극용 금속막을 형성하는 단계;

   산성슬러리를 이용한 화학적기적연마 공정으로 상기 캐패시터 형성용 절연막이 노출되도록 상기 하부전극용 금속막을 연마하여 하부전극을 형성하는 단계;

   상기 하부전극상에 유전체 박막을 형성하는 단계; 및

   상기 유전체 박막상에 상부전극을 형성하는 단계

   를 포함하는 반도체 장치의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 산성 슬러리의 pH는 1 ~ 5 인것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
3. 제 2 항에 있어서,

   상기 산성슬러리는 H2O3, Fe(NO3)3, 및 H5IO6등의 산화제를 첨가한 산성용액인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
4. 제 3 항에 있어서,

   SOG막 또는 감광막을 화학적기계적연마용 보호막으로 상기 캐패시터 형서용 홀이 매립하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
5. 제 4 항에 있어서,

   상기 캐패시터 형성용 절연막상에 화학적기계적연마용 멈춤막으로 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.