KR20040058937A - Isolation layer in a semiconductor device and a method of forming the same - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 68
- 238000000034 method Methods 0.000 title claims abstract description 64
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 26
- 239000007789 gas Substances 0.000 claims abstract description 21
- 239000011810 insulating material Substances 0.000 claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims abstract description 19
- 239000012495 reaction gas Substances 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 claims description 17
- 238000004140 cleaning Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000008367 deionised water Substances 0.000 claims description 3
- 229910021641 deionized water Inorganic materials 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 24
- 239000000243 solution Substances 0.000 description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
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Abstract
Description
본 발명은 반도체 소자의 소자 분리막 및 그 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 구조의 소자 분리막에서 모우트가 발생된 영역을 보완하여 모우트에 식각 잔류물이 잔류하거나 게이트 산화막이 얇게 형성되는 것을 방지할 수 있는 반도체 소자의 소자 분리막 및 그 형성 방법에 관한 것이다.The present invention relates to a device isolation film of a semiconductor device and a method of forming the same. In particular, an etching residue or thin gate oxide film is formed in the moat by supplementing a region where the moat is generated in the device isolation film having a shallow trench isolation (STI) structure. An element isolation film of a semiconductor device capable of being prevented from forming and a method of forming the same.
모든 반도체 소자에서는 각종 소자를 전기적으로 분리하기 위하여 소자 분리막을 형성한다. 종래에는 소자 분리막을 LOCOS(Local oxidation) 공정으로 형성하였으나, 이러한 경우 소자 분리막의 가장 자리에서 버즈 빅(Bird's beak)이 발생되어 소자의 전기적 특성 및 집적도를 저하시키는 문제점이 발생된다.In all semiconductor devices, device isolation layers are formed to electrically separate various devices. Conventionally, the device isolation layer is formed by a local oxidation (LOCOS) process, but in this case, a bird's beak is generated at the edge of the device isolation layer, thereby deteriorating the electrical characteristics and the integration of the device.
반도체 소자가 고집적화 되어감에 따라, 소자 분리막에 버즈 빅이 발생되는 것을 방지하면서 소자 분리막이 차지하는 면적을 최소화할 수 있도록 소자 분리막을 STI(Shallow Trench Isolation) 구조로 형성한다.As semiconductor devices become highly integrated, a device isolation layer is formed in a shallow trench isolation (STI) structure to minimize the area occupied by the device isolation layer while preventing buzz big from occurring in the device isolation layer.
STI 구조의 소자 분리막을 형성하는 방법을 간략하게 설명하면 다음과 같다.A method of forming the device isolation film of the STI structure will be described briefly as follows.
먼저, 반도체 기판 상부에 소자 분리 영역이 정의된 패드 산화막 및 패드 질화막의 적층 구조를 형성한 후 반도체 기판을 식각하여 소자 분리 영역에 트렌치를 형성한다. 트렌치가 형성되면 측벽 희생 산화(Side wall sacrifice oxidation) 공정으로 트렌치의 측벽 및 저면을 산화시켜 식각 손상을 보상한다. 이어서, 측벽 희생 산화 공정에 의해 형성된 측벽 희생 산화막을 제거한 후 트렌치의 측벽 및 저면에 측벽 산화막을 다시 형성한다. 이후, 얇은 라이너(Liner) 질화막을 형성하고 CVD법으로 얇은 라이너(Liner) 산화막을 순차적으로 형서한 후 산화물과 같은 절연물질로 트렌치를 매립한다. 계속해서, 후속 공정으로 패드 질화막을 제거할 때 인산을 이용한 세정 공정 시간(Dip time)이 길어지면 트렌치의 측벽에 형성된 얇은 산화막과 질화막에 식각 손상이 발생되므로, 백사이드(Backside)에 증착된 패드 질화막으로 먼저 제거하여 후속 공정으로 패드 질화막을 제거할 때 인산을 이용한 세정 공정 시간을 최대한 줄여 준다. 마지막으로, 화학적 기계적 연마 공정으로 평탄화 공정을 실시한 후 패드 질화막을 제거한다. 이로써, STI 구조의 소자 분리막이 형성된다.First, a stacked structure of a pad oxide film and a pad nitride film having a device isolation region defined thereon is formed on the semiconductor substrate, and then the semiconductor substrate is etched to form a trench in the device isolation region. Once the trench is formed, side wall and bottom surfaces of the trench are oxidized to compensate for etch damage by side wall sacrifice oxidation. Subsequently, after removing the sidewall sacrificial oxide film formed by the sidewall sacrificial oxidation process, the sidewall oxide film is formed again on the sidewalls and the bottom of the trench. Thereafter, a thin liner nitride film is formed, the thin liner oxide film is sequentially formed by CVD, and the trench is filled with an insulating material such as an oxide. Subsequently, when the cleaning process time using phosphoric acid is longer when the pad nitride film is removed in a subsequent process, etching damage occurs to the thin oxide film and the nitride film formed on the sidewall of the trench, so that the pad nitride film deposited on the backside is formed. As a result, the removal of the pad nitride layer in the subsequent process is performed first, thereby reducing the cleaning process time using phosphoric acid as much as possible. Finally, after the planarization process is performed by a chemical mechanical polishing process, the pad nitride film is removed. As a result, an element isolation film having an STI structure is formed.
상기의 방법으로 소자 분리막을 형성하는 경우가 현재로써는 가장 우수한 특성을 가지는 것으로 검증되고 있다. 예로써, 트렌치에 형성된 얇은 라이너 질화막과 라이너 산화막이 리프레시(Refresh)와 같은 동작 특성을 포함한 소자의 전기적 특성을 향상시킨다.The case where the device isolation film is formed by the above method is proved to have the best characteristics at present. For example, the thin liner nitride film and the liner oxide film formed in the trench improve the electrical properties of the device including operating characteristics such as refresh.
그러나, 상기의 방법으로 소자 분리막을 형성할 경우의 가장 큰 문제점은 패드 질화막을 제거하는 과정에서 소자 분리막의 상부 가장 자리가 식각되어 모우트(Moat)가 형성된다는 것이다. 도 1은 종래 기술에 따라 형성된 소자 분리막의 단면 셈 사진으로써, 소자 분리막(101)의 상부 모서리에 모우트(102)가 형성되는 것을 알 수 있다. 이렇게, 모우트(102)가 형성되면, 모우트(102)가 형성된 영역에 게이트 산화막(103)이 얇게 형성(103a)되어 누설 전류가 발생되거나, 식각 잔류물(도시되지 않음)이 모우트(102)에 잔류하여 폴리실리콘층을 패터닝하는 과정에서 패터닝 특성이 저하될 수 있다.However, the biggest problem in the case of forming the device isolation layer by the above method is that the upper edge of the device isolation layer is etched in the process of removing the pad nitride layer to form a moat. 1 is a cross-sectional view of a device isolation film formed according to the prior art, and it can be seen that the moat 102 is formed at an upper edge of the device isolation film 101. As such, when the moat 102 is formed, the gate oxide film 103 is thinly formed 103a in the area where the moat 102 is formed to generate a leakage current, or an etching residue (not shown) is formed in the moat ( In the process of patterning the polysilicon layer by remaining in 102, patterning characteristics may be degraded.
이를 방지하기 위하여, 패드 질화막 제거 시 세정 공정 시간을 단축시키기 위하여 백사이드(Backside) 질화막 식각 공정을 추가로 실시하지만, 세정 공정의 시간을 줄일 경우 패드 질화막이 완전히 제거되지 않아 게이트 산화막의 막질이 저하될 수 있다.To prevent this, a backside nitride film etching process is additionally performed to shorten the cleaning process time when the pad nitride film is removed. However, if the time of the cleaning process is reduced, the film quality of the gate oxide film may be degraded because the pad nitride film is not completely removed. Can be.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 STI(Shallow Trench Isolation) 구조로 소자 분리막을 형성한 후 모우트가 형성된 영역 상부의 소자 분리막 측벽에 절연막 스페이서를 형성하여 모우트가 노출되는 것을 방지함으로써, 모우트에 식각 찌꺼기가 잔류하는 것을 방지하여 공정의 신뢰성을 향상시키고 게이트 산화막이 얇게 형성되는 것을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 및 그 형성 방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problem, the present invention forms a device isolation layer with a shallow trench isolation (STI) structure, and then forms an insulating film spacer on the sidewall of the device isolation layer on the top of the area where the moat is formed to prevent the moat from being exposed. To provide a device isolation film of a semiconductor device and a method of forming the same, which can improve the electrical characteristics of the device by preventing the formation of etching residues in the mote to improve the reliability of the process and to prevent the formation of a thin gate oxide film. There is this.
그리고, 절연막 스페이스를 형성하는 과정에서 발생된 반도체 기판의 식각 손상을 고온의 SC-1 세정공정으로 제거함으로써 우수한 특성을 지닌 반도체 기판(액티브 영역)을 확보할 수 있다.In addition, by removing the etching damage of the semiconductor substrate generated in the process of forming the insulating film space by a high-temperature SC-1 cleaning process, it is possible to secure a semiconductor substrate (active region) having excellent characteristics.
도 1은 종래 기술에 따라 형성된 소자 분리막의 단면 셈사진이다.1 is a cross-sectional schematic of the device isolation film formed according to the prior art.
도 2는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막의 구성을 설명하기 위한 소자의 단면도이다.2 is a cross-sectional view of a device for explaining the configuration of a device isolation film of a semiconductor device according to an embodiment of the present invention.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.3A to 3F are cross-sectional views of devices for describing a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention.
도 4는 도 3f에서 세정 공정 시 물질 종류에 따른 식각률의 차이를 나타낸 특성 그래프이다.FIG. 4 is a characteristic graph illustrating a difference in etching rates according to types of materials in the cleaning process of FIG. 3F.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
201, 301 : 반도체 기판 302 : 패드 산화막201 and 301: semiconductor substrate 302: pad oxide film
303 : 패드 질화막 304 : 포토레지스트 패턴303: pad nitride film 304: photoresist pattern
305 : 트렌치 306 : 측벽 산화막305 trench 306 sidewall oxide film
307 : 라이너 질화막 308 : 라이너 산화막307: liner nitride film 308: liner oxide film
309 : 제1 절연 물질층 210, 310 : 소자 분리막309: first insulating material layer 210, 310: device isolation layer
211, 311 : 모우트 312 : 제2 절연 물질층211 and 311: mou 312: second insulating material layer
213, 313 : 절연막 스페이서213 and 313: insulating film spacer
본 발명의 실시예에 따른 반도체 소자의 소자 분리막은 소자 분리 영역의 반도체 기판에 형성된 STI 구조의 소자 분리막 및 모우트가 발생된 영역 상부의 소자 분리막 측벽에 구비된 절연막 스페이서를 포함한다.An isolation layer of a semiconductor device according to an exemplary embodiment of the present invention includes an isolation layer of an STI structure formed on a semiconductor substrate in an isolation region and an insulating layer spacer disposed on sidewalls of the isolation layer on an area where a moat is generated.
본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판의 소자 분리 영역에 STI 구조의 소자 분리막을 형성하는 단계와, 전체 상부에 절연 물질층을 형성하는 단계와, 식각 공정으로 절연 물질층을 모우트가 발생된 영역 상부의 소자 분리막 측벽에만 잔류시켜 절연 물질층으로 이루어진 절연막 스페이서를 형성하는 단계를 포함한다.According to an embodiment of the present invention, a method of forming an isolation layer of a semiconductor device includes forming an isolation layer of an STI structure in an isolation region of a semiconductor substrate, forming an insulating material layer on the entire upper portion, and etching the insulation material And leaving the layer only on the sidewalls of the device isolation layer above the region where the moat is generated to form an insulating layer spacer made of an insulating material layer.
상기에서, 소자 분리막은 고밀도 플라즈마 산화막으로 형성하며, 절연 물질층은 고온 산화막으로 형성할 수 있다. 여기서, 고온 산화막은 SiH4및 N2O를 사용하거나 SiH4및 DCS를 사용하여 LP-CVD법으로 형성할 수 있으며, LP-CVD법은 600 내지 850℃의 온도와 100 내지 1000mTorr의 압력에서 실시할 수 있다.In the above, the device isolation layer may be formed of a high density plasma oxide layer, and the insulating material layer may be formed of a high temperature oxide layer. Here, the high temperature oxide film may be formed by using the LP-CVD method using SiH 4 and N 2 O or using SiH 4 and DCS, LP-CVD method is carried out at a temperature of 600 to 850 ℃ and a pressure of 100 to 1000 mTorr can do.
식각 공정은 CF4가스, CHF3가스 및 Ar 가스를 반응 가스로 사용하여 실시할 수 있다. CF4가스의 공급 유량은 5 내지 30sccm으로 설정하고, CHF3가스의 공급 유량은 20 내지 70sccm으로 설정하며, Ar 가스의 공급 유량은 100 내지 300sccm으로 설정할 수 있다. 또한, 식각 공정은 20 내지 50℃의 챔버 벽 온도와, -5 내지10℃의 척 온도와, 100 내지 1000mTorr의 압력과 300 내지 700W의 RF 플라즈마 파워를 유지한 상태에서 실시할 수 있다.The etching process may be performed using CF 4 gas, CHF 3 gas, and Ar gas as the reaction gas. The supply flow rate of CF 4 gas may be set to 5 to 30 sccm, the supply flow rate of CHF 3 gas may be set to 20 to 70 sccm, and the supply flow rate of Ar gas may be set to 100 to 300 sccm. In addition, the etching process may be performed while maintaining a chamber wall temperature of 20 to 50 ° C., a chuck temperature of −5 to 10 ° C., a pressure of 100 to 1000 mTorr, and an RF plasma power of 300 to 700 W.
그리고, 절연막 스페이서를 형성한 후, 반도체 기판 표면의 식각 손상을 제거하기 위하여 세정 공정을 실시할 수 있다. 이때, 세정 공정은 SC-1(NH4OH/H2O2/H2O) 용액을 사용하여 실시하여 2 내지 300초 동안 실시할 수 있다. 여기서, SC-1 용액은 20 내지 40%의 NH4OH를 탈이온수와 0.5:1 내지 2:1로 혼합한 용액을 사용할 수 있으며, 40 내지 90℃의 온도로 사용하는 것이 바람직하다.After the insulating film spacer is formed, a cleaning process may be performed to remove etching damage on the surface of the semiconductor substrate. At this time, the cleaning process may be carried out using a SC-1 (NH 4 OH / H 2 O 2 / H 2 O) solution for 2 to 300 seconds. Here, the SC-1 solution may be a solution in which 20 to 40% of NH 4 OH is mixed with deionized water at 0.5: 1 to 2: 1, and is preferably used at a temperature of 40 to 90 ° C.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various different forms, and only the embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, like reference numerals refer to like elements.
도 2는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막의 구성을 설명하기 위한 소자의 단면도이다.2 is a cross-sectional view of a device for explaining the configuration of a device isolation film of a semiconductor device according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 소자 분리막(210)은 반도체 기판(201)의 소자 분리 영역에 STI(Shallow Trench Isolation) 구조로 이루어지며, 모우트(211)가 발생된 영역 상부의 소자 분리막(210) 측벽에는 절연막 스페이서(213)가 구비되어 모우트(211)가 노출되는 것을 방지한다.Referring to FIG. 2, the device isolation layer 210 of the semiconductor device according to the embodiment of the present invention has a shallow trench isolation (STI) structure in the device isolation region of the semiconductor substrate 201, and a moat 211 occurs. The insulating layer spacer 213 is provided on the sidewall of the device isolation layer 210 on the top portion of the region to prevent the moat 211 from being exposed.
절연막 스페이서(213)로 모우트(211)가 노출되는 것을 방지함으로써, 모우트에 식각 찌꺼기가 잔류하는 것을 방지하여 공정의 신뢰성을 향상시키고 게이트 산화막이 얇게 형성되는 것을 방지하여 소자의 전기적 특성을 향상시킬 수 있다.By preventing the mote 211 from being exposed to the insulating film spacer 213, the etching residue is prevented from remaining in the moat, thereby improving the reliability of the process and preventing the gate oxide film from being thinned, thereby improving the electrical characteristics of the device. You can.
도면은 참조하여 도 2에 도시된 소자 분리막의 형성 방법을 설명하면 다음과 같다. 도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.Referring to the drawings, a method of forming the device isolation layer illustrated in FIG. 2 will be described below. 3A to 3F are cross-sectional views of devices for describing a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention.
도 3a를 참조하면, 반도체 기판(301) 상에 패드 산화막(302) 및 패드 질화막(303)을 순차적으로 형성한다. 이어서, 패드 질화막(303) 상부에 포토레지스트를 도포한 후 노광 및 현상 공정을 실시하여 소자 분리막이 형성될 영역인 소자 분리 영역이 정의된 포토레지스트 패턴(304)을 형성한다. 이로써, 소자 분리막이 형성될 영역의 패드 질화막(303)이 노출된다.Referring to FIG. 3A, a pad oxide film 302 and a pad nitride film 303 are sequentially formed on the semiconductor substrate 301. Subsequently, after the photoresist is applied on the pad nitride layer 303, an exposure and development process may be performed to form a photoresist pattern 304 in which a device isolation region, which is a region where the device isolation layer is to be formed, is defined. As a result, the pad nitride film 303 in the region where the device isolation film is to be formed is exposed.
도 3b를 참조하면, 식각 공정을 통해 소자 분리 영역의 패드 질화막(303)을 제거한 후 하부에 노출된 패드 산화막(302)을 순차적으로 제거한다. 이로써, 소자 분리 영역의 반도체 기판(301)이 노출된다. 이어서, 소자 분리 영역의 반도체 기판(301)을 소정 깊이까지 식각하여 트렌치(305)를 형성한다. 이후, 포토레지스트 패턴(도 3a의 304)을 제거한다.Referring to FIG. 3B, after the pad nitride layer 303 of the device isolation region is removed through the etching process, the pad oxide layer 302 exposed to the bottom is sequentially removed. As a result, the semiconductor substrate 301 in the element isolation region is exposed. Next, the trench 305 is formed by etching the semiconductor substrate 301 of the device isolation region to a predetermined depth. Thereafter, the photoresist pattern (304 in FIG. 3A) is removed.
도 3c를 참조하면, 산화 공정으로 트렌치(305)의 측면 및 저면을 포함한 전체 상부에 측벽 산화막(306)을 형성한 후, 그 상부에 라이너 질화막(307) 및 라이너 산화막(308)을 순차적으로 형성한다. 이어서, 측벽 산화막(306)의 식각 속도를 감소시키기 위한 열공정을 실시한 후 트렌치가 완전히 매립되도록 전체 상부에 제1절연 물질층(309)을 형성한다. 이때, 제1 절연 물질층(309)은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성하는 것이 바람직하다.Referring to FIG. 3C, after the sidewall oxide film 306 is formed on the entire top including the side and the bottom of the trench 305 by the oxidation process, the liner nitride film 307 and the liner oxide film 308 are sequentially formed thereon. do. Subsequently, after the thermal process is performed to reduce the etching rate of the sidewall oxide layer 306, the first insulating material layer 309 is formed on the entire upper portion of the trench to completely fill the trench. In this case, the first insulating material layer 309 is preferably formed of a high density plasma (HDP) oxide film.
도 3d를 참조하면, 패드 질화막(도 3c의 303)이 노출될 때 까지 화학적 기계적 연마 공정을 실시하여 평탄화한 후 패드 질화막 및 패드 산화막(도 3c의 302)을 순차적으로 제거한다. 이로써, 절연 물질층(도 3c의 309)이 트렌치에만 잔류되며, 절연 물질층, 측벽 산화막(도 3c의 306), 라이너 질화막(도 3c의 307) 및 라이너 산화막(도 3c의 308)으로 이루어진 소자 분리막(310)이 형성된다. 한편, 패드 질화막은 BOE와 H3PO4의 혼합용액으로 제거하는 것이 가능하며, 패드 질화막을 제거하는 과정에서 소자 분리막(310)의 상부 가장자리가 일부 식각되어 모우트(311)가 발생된다.Referring to FIG. 3D, after the planarization is performed by performing a chemical mechanical polishing process until the pad nitride film 303 of FIG. 3C is exposed, the pad nitride film and the pad oxide film 302 of FIG. 3C are sequentially removed. Thus, an insulating material layer (309 in FIG. 3C) remains only in the trench, and the device is composed of an insulating material layer, a sidewall oxide film (306 in FIG. 3C), a liner nitride film (307 in FIG. 3C), and a liner oxide film (308 in FIG. 3C). The separator 310 is formed. Meanwhile, the pad nitride layer may be removed with a mixed solution of BOE and H 3 PO 4. In the process of removing the pad nitride layer, the upper edge of the device isolation layer 310 is partially etched to generate the moat 311.
도 3e를 참조하면, 모우트(311)를 포함한 전체 상부에 제2 절연 물질층(312)을 형성한다. 여기서, 제2 절연 물질층(312)은 고온 산화막(High Temperature Oxide)으로 이루어지며, SiH4및 N2O를 사용하거나 SiH4및 DCS(SiH2Cl2)를 사용하여 LP-CVD법으로 형성할 수 있다. 이때, LP-CVD법은 600 내지 850℃의 온도와 100 내지 1000mTorr의 압력에서 실시한다.Referring to FIG. 3E, a second insulating material layer 312 is formed over the entire surface including the moat 311. Here, the second insulating material layer 312 is made of a high temperature oxide film (SiH 4 and N 2 O) or formed by LP-CVD using SiH 4 and DCS (SiH 2 Cl 2 ) can do. At this time, the LP-CVD method is carried out at a temperature of 600 to 850 ℃ and a pressure of 100 to 1000mTorr.
도 3f를 참조하면, 식각 공정으로 제2 절연 물질층(도 3e의 312)을 모우트(311)가 발생된 영역 상부의 소자 분리막(310) 측벽에만 잔류시켜 제2 절연 물질층으로 이루어진 절연막 스페이서(313)를 형성한다. 절연막 스페이서(313)가 형성됨으로써, 모우트(311)는 노출되지 않는다. 여기서, 절연막 스페이서(313)는건식 식각 공정으로 형성된다. 건식 식각 공정은 20 내지 50℃의 챔버 벽 온도와, -5 내지 10℃의 척(Chuck) 온도와, 100 내지 1000mTorr의 압력과 300 내지 700W의 RF 플라즈마 파워를 유지한 상태에서 CF4가스, CHF3가스 및 Ar 가스를 반응 가스로 사용하여 실시한다. 이때, CF4가스의 공급 유량은 5 내지 30sccm으로 설정하고, CHF3가스의 공급 유량은 20 내지 70sccm으로 설정하며, Ar 가스의 공급 유량은 100 내지 300sccm으로 설정한다.Referring to FIG. 3F, an insulating layer spacer formed of the second insulating material layer by leaving the second insulating material layer (312 of FIG. 3E) only on the sidewall of the device isolation layer 310 in the area where the mote 311 is generated by the etching process. 313 is formed. Since the insulating film spacer 313 is formed, the moat 311 is not exposed. Here, the insulating film spacer 313 is formed by a dry etching process. Dry etching process is CF 4 gas while maintaining the temperature of the wall 20 to the chamber 50 ℃, -5 and the chuck (Chuck) to a temperature of 10 ℃, of from 100 to 1000mTorr pressure and from 300 to 700W RF plasma power, CHF 3 gas and Ar gas are used as a reaction gas. At this time, the supply flow rate of CF 4 gas is set to 5 to 30 sccm, the supply flow rate of CHF 3 gas is set to 20 to 70 sccm, the supply flow rate of Ar gas is set to 100 to 300 sccm.
절연막 스페이서(313)를 형성한 후에는 식각 공정에 의한 반도체 기판(301) 표면의 식각 손상을 보상하기 위하여 세정 공정을 실시할 수 있다. 여기서, 세정 공정은 식각 용액으로 SC-1(NH4OH/H2O2/H2O) 용액을 사용하여 실시할 수 있으며, 2 내지 300초 동안 실시한다. 이때, SC-1 용액은 20 내지 40%의 NH4OH를 탈이온수(De-Ionized water; H2O)와 0.5:1 내지 2:1로 혼합한 용액으로, 40 내지 90℃의 고온 상태로 사용한다. 이러한 고온의 SC-1 용액을 사용하면, 도 4에 나타난 바와 같이, 반도체 기판(301)의 식각률은 높은 반면, 고밀도 산화막으로 이루어진 소자 분리막(310)과 고온 산화막으로 이루어진 절연막 스페이서(311)에 대한 식각 선택률은 매우 낮기 때문에 소자 분리막(310)이나 절연막 스페이서(311)의 식각 손실 없이 반도체 기판(301)의 식각 손상층만을 선택적으로 제거할 수 있다.After the insulating film spacers 313 are formed, a cleaning process may be performed to compensate for etching damage on the surface of the semiconductor substrate 301 by the etching process. Here, the cleaning process may be carried out using an SC-1 (NH 4 OH / H 2 O 2 / H 2 O) solution as an etching solution, it is carried out for 2 to 300 seconds. At this time, the SC-1 solution is a solution in which 20 to 40% of NH 4 OH is mixed with de-ionized water (H 2 O) at 0.5: 1 to 2: 1, at a high temperature of 40 to 90 ° C. use. When the high temperature SC-1 solution is used, as shown in FIG. 4, while the etching rate of the semiconductor substrate 301 is high, the device isolation layer 310 made of a high density oxide film and the insulating film spacer 311 made of a high temperature oxide film are used. Since the etching selectivity is very low, only the etch damage layer of the semiconductor substrate 301 may be selectively removed without etching loss of the device isolation layer 310 or the insulating layer spacer 311.
이로써, 절연막 스페이서를 구비하여 모우트가 노출되지 않는 소자 분리막이 형성된다.As a result, an isolation layer is formed, which includes an insulating film spacer, to which no mote is exposed.
상술한 바와 같이, 본 발명은 절연막 스페이서로 모우트가 노출되는 것을 방지함으로써 모우트에 식각 찌꺼기가 잔류하는 것을 방지하여 후속 패터닝 공정을 포함한 반도체 소자의 제조 공정에 대한 신뢰성을 향상시키고 게이트 산화막이 얇게 형성되는 것을 방지하여 소자의 전기적 특성을 향상시킬 수 있다.As described above, the present invention prevents the residues from being exposed to the insulating film spacers, thereby preventing the residue of etch from remaining in the molds, thereby improving the reliability of the semiconductor device manufacturing process including the subsequent patterning process and making the gate oxide thin. It can be prevented from forming to improve the electrical characteristics of the device.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0085456A KR100486875B1 (en) | 2002-12-27 | 2002-12-27 | Isolation layer in a semiconductor device and a method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0085456A KR100486875B1 (en) | 2002-12-27 | 2002-12-27 | Isolation layer in a semiconductor device and a method of forming the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040058937A true KR20040058937A (en) | 2004-07-05 |
| KR100486875B1 KR100486875B1 (en) | 2005-05-03 |
Family
ID=37350989
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|---|---|---|---|
| KR10-2002-0085456A KR100486875B1 (en) | 2002-12-27 | 2002-12-27 | Isolation layer in a semiconductor device and a method of forming the same |
Country Status (1)
| Country | Link |
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| KR (1) | KR100486875B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100558040B1 (en) * | 2004-06-14 | 2006-03-07 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device for removal of moat |
-
2002
- 2002-12-27 KR KR10-2002-0085456A patent/KR100486875B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
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