KR20040046340A - Fabricating Method Of Nonvolatile Memory Device - Google Patents
Fabricating Method Of Nonvolatile Memory Device Download PDFInfo
- Publication number
- KR20040046340A KR20040046340A KR1020020074245A KR20020074245A KR20040046340A KR 20040046340 A KR20040046340 A KR 20040046340A KR 1020020074245 A KR1020020074245 A KR 1020020074245A KR 20020074245 A KR20020074245 A KR 20020074245A KR 20040046340 A KR20040046340 A KR 20040046340A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- charge storage
- film
- spacer
- layer pattern
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 소노스 형(SONOS type)의 비휘발성 메모리를 제조하기 위한 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a nonvolatile memory of a Sonos type.
비휘발성 메모리 장치는 전원이 공급되지 않아도 저장된 정보를 유지할 수 있는 반도체 장치이다. 이러한 비휘발성 메모리 장치에 대한 수요는 전자 장치의소형화 및 휴대화에 따라 급증하고 있으며, 현재 부유 게이트를 구비하는 플래시 메모리 장치가 가장 일반적으로 사용되고 있다.A nonvolatile memory device is a semiconductor device that can maintain stored information even when power is not supplied. The demand for such a nonvolatile memory device is rapidly increasing as the electronic device becomes smaller and more portable, and a flash memory device having a floating gate is most commonly used.
상기 플래시 메모리는 프로그램 및 이레이즈 동작 시 대략 10V 이상의 높은 전위차를 이용한다. 상기 프로그램 및 이레이즈 동작은 상기 플래시 메모리의 셀 트랜지스터에 저장된 정보를 변경하기 위한 과정들이다. 한편, 상기 부유 게이트를 구비하는 플래시 메모리는 상기한 10V 이상의 높은 전위차를 형성하기 위해, 그 주변회로 영역에 다수의 펌핑 회로를 구비한다. 또한, 상기 플래시 메모리에 배치되는 트랜지스터 및 배선은 상기 높은 전위차에서도 절연파괴(breakdown)되지 않도록 형성해야하는 어려움을 갖는다. 이에 따라, 최근 트랩 사이트(trap site)를 갖는 절연막, 특히 실리콘 질화막을 전하 저장막으로 사용하는 SONOS형 비휘발성 메모리 장치에 대한 연구가 실시되고 있다.The flash memory uses a high potential difference of approximately 10 V or more during program and erase operations. The program and erase operations are processes for changing information stored in a cell transistor of the flash memory. On the other hand, the flash memory having the floating gate is provided with a plurality of pumping circuits in the peripheral circuit region to form a high potential difference of 10V or more. In addition, the transistors and the wirings arranged in the flash memory have a difficulty of being formed so as not to breakdown even at the high potential difference. Accordingly, research has recently been conducted on SONOS type nonvolatile memory devices using an insulating film having a trap site, particularly a silicon nitride film, as a charge storage film.
도 1 및 도 2는 종래 기술에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 공정단면도들이다.1 and 2 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the prior art.
도 1을 참조하면, 반도체기판(10) 상에 하부 산화막(20), 전하 저장막, 희생 산화막 및 반사방지막을 차례로 형성한다. 상기 전하 저장막은 트랩 사이트가 많은 물질인 실리콘 질화막이 통상적으로 사용된다. 상기 트랩 사이트에 포획된 전하의 수는 판독 전류의 크기에 영향을 주며, 이러한 과정은 소노스형 비휘발성 메모리의 동작 원리로 사용된다. 상기 반사방지막은 후속 사진 공정의 편의를 위한 물질막으로, 대개의 경우 실리콘 산화질화막이 사용된다.Referring to FIG. 1, a lower oxide film 20, a charge storage film, a sacrificial oxide film, and an antireflection film are sequentially formed on the semiconductor substrate 10. As the charge storage film, a silicon nitride film having a large number of trap sites is commonly used. The number of charge trapped at the trap site affects the magnitude of the read current, and this process is used as the operating principle of the sonos type nonvolatile memory. The anti-reflection film is a material film for the convenience of subsequent photographic processes, in which a silicon oxynitride film is usually used.
상기 반사방지막 상에 통상적인 사진 공정을 이용하여, 상기 반도체기판의소정영역을 노출시키는 포토 레지스트 패턴(60)을 형성한다. 이후, 상기 하부 산화막(20)이 노출될 때까지 상기 포토레지스트 패턴(60)을 식각 마스크로 사용하는 식각 공정을 실시한다. 이에 따라, 상기 하부 산화막(20)과 상기 포토레지스트 패턴(60) 사이에는 차례로 적층된 전하 저장막 패턴(30), 희생 산화막 패턴(40) 및 반사 방지막 패턴(50)이 개재된다.A photoresist pattern 60 is formed on the anti-reflection film to expose a predetermined region of the semiconductor substrate by using a conventional photolithography process. Thereafter, an etching process using the photoresist pattern 60 as an etching mask is performed until the lower oxide layer 20 is exposed. Accordingly, the charge storage layer pattern 30, the sacrificial oxide layer pattern 40, and the anti-reflection layer pattern 50 that are sequentially stacked are interposed between the lower oxide layer 20 and the photoresist pattern 60.
도 2를 참조하면, 상기 포토레지스트 패턴(60), 상기 반사방지막 패턴(50) 및 상기 희생 산화막 패턴(40)을 차례로 제거한다. 상기 포토레지스트 패턴(60)을 제거하는 단계는 애슁(ashing)의 방법을 사용하고, 상기 반사방지막 패턴(50) 및 상기 희생 산화막 패턴(40)은 습식 식각의 방법으로 제거한다. 이후, 상기 희생 산화막 패턴(40)이 제거된 반도체기판 전면에 상부 산화막(80)을 형성한다. 상기 상부 산화막(80) 상에 상기 전하 저장막 패턴(30)의 측벽 상부를 지나는 게이트 전극(90)을 형성한다.Referring to FIG. 2, the photoresist pattern 60, the anti-reflection film pattern 50, and the sacrificial oxide film pattern 40 are sequentially removed. The photoresist pattern 60 may be removed by ashing, and the anti-reflection film pattern 50 and the sacrificial oxide pattern 40 may be removed by wet etching. Thereafter, an upper oxide layer 80 is formed on the entire surface of the semiconductor substrate from which the sacrificial oxide pattern 40 is removed. A gate electrode 90 is formed on the upper oxide layer 80 to pass over an upper sidewall of the charge storage layer pattern 30.
한편, 상기 반사방지막 패턴(50)을 제거하는 단계는 상기 전하 저장막 패턴(30)에 식각 손상(33)을 유발할 수 있다. 상술한 것처럼, 상기 반사방지막 패턴(50)은 실리콘 산화질화막으로 이루어지는데, 이를 제거하는 상기 습식 식각 공정은 상기 전하 저장막 패턴(30)에 대해 우수한 식각 선택성을 갖지 못한다. 이에 따라, 상기 반사방지막 패턴(50)을 제거하는 단계에서 노출된 상기 전하저장막 패턴(30)의 측면은 식각 손상(33)을 입을 수 있다. 상기 식각 손상(33)은 비휘발성 메모리의 오동작을 유발할 수 있으므로, 이를 예방하는 기술이 요구된다.On the other hand, removing the anti-reflection film pattern 50 may cause etching damage 33 to the charge storage film pattern 30. As described above, the anti-reflection film pattern 50 is formed of a silicon oxynitride film, and the wet etching process of removing the anti-reflection film pattern 50 does not have excellent etching selectivity with respect to the charge storage film pattern 30. Accordingly, the side surface of the charge storage layer pattern 30 exposed in the step of removing the anti-reflection layer pattern 50 may be etched damage 33. Since the etching damage 33 may cause a malfunction of the nonvolatile memory, a technique for preventing the etching damage 33 is required.
이러한 문제를 예방하기 위해, 상기 반사방지막 패턴(50)을 사용하지 않고희생산화막 패턴(40)의 두께를 증가시키는 방법이 시도되고 있다. 도 3 및 도 4는 이처럼 희생 산화막 패턴(40)의 두께를 증가시키는 방법을 사용하는 비휘발성 메모리 장치의 제조 방법을 나타내는 공정단면도들이다.In order to prevent such a problem, a method of increasing the thickness of the rare production layer pattern 40 without using the anti-reflection film pattern 50 has been attempted. 3 and 4 are process cross-sectional views illustrating a method of manufacturing a nonvolatile memory device using the method of increasing the thickness of the sacrificial oxide pattern 40 as described above.
도 3 및 도 4를 참조하면, 반도체기판(10) 상에 차례로 적층된 하부 산화막(20), 전하저장막 및 희생산화막을 형성한 후, 그 결과물 상에 포토레지스트 패턴(60)을 형성한다. 상기 희생 산화막은 도 1에서 설명한 경우보다 두껍게 형성한다. 상기 포토레지스트 패턴(60)을 식각 마스크로 사용한 식각 공정을 실시하여, 상기 하부 산화막(20)과 상기 포토레지스트 패턴(60) 사이에 개재되는 전하저장막 패턴(30) 및 희생 산화막 패턴(40')을 형성한다.3 and 4, after forming the lower oxide layer 20, the charge storage layer, and the sacrificial oxide layer that are sequentially stacked on the semiconductor substrate 10, a photoresist pattern 60 is formed on the resultant. The sacrificial oxide film is formed thicker than the case described with reference to FIG. 1. An etching process using the photoresist pattern 60 as an etching mask is performed, and the charge storage layer pattern 30 and the sacrificial oxide layer pattern 40 ′ interposed between the lower oxide layer 20 and the photoresist pattern 60. ).
이후, 상기 포토레지스트 패턴(60) 및 상기 희생 산화막 패턴(40')을 차례로 제거한다. 상기 희생 산화막 패턴(40')을 제거하는 단계는 습식 식각의 방법으로 실시하는데, 상술한 것처럼 두꺼운 희생 산화막 패턴(40')은 수 10Å의 얇은 두께의 상기 하부 산화막(20)을 함께 식각한다. 이에 따라, 상기 전하 저장막 패턴(30)의 아래에는 언더컷 영역(99)이 형성된다. 이후, 도 2에서 설명한 바와 동일하게 상부 산화막(80) 및 게이트 전극(90)을 형성한다. 결과적으로, 상기 언더컷 영역(99)은 열산화막인 상기 하부 산화막(20)이 아니라 화학 기상 증착 산화막인 상부 산화막(80)을 채워지거나, 공극으로 남을 수 있다. 정보가 저장되는 셀 트랜지스터에 포함되는 상기 언더컷 영역(99)은 소노스형 비휘발성 메모리의 특성을 악화시킬 수 있어 바람직하지 않다.Thereafter, the photoresist pattern 60 and the sacrificial oxide layer pattern 40 ′ are sequentially removed. Removing the sacrificial oxide pattern 40 'is performed by a wet etching method. As described above, the thick sacrificial oxide pattern 40' etches the lower oxide layer 20 having a thickness of several tens of microseconds. Accordingly, an undercut region 99 is formed under the charge storage layer pattern 30. Thereafter, the upper oxide film 80 and the gate electrode 90 are formed in the same manner as described with reference to FIG. 2. As a result, the undercut region 99 may fill the upper oxide layer 80, which is a chemical vapor deposition oxide layer, instead of the lower oxide layer 20, which is a thermal oxide layer, or may remain as a void. The undercut region 99 included in the cell transistor in which the information is stored may deteriorate the characteristics of the sonos type nonvolatile memory, which is not preferable.
본 발명이 이루고자 하는 기술적 과제는 전하 저장막에 대한 식각 손상을 방지할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는 데 있다.An object of the present invention is to provide a method of manufacturing a nonvolatile memory device that can prevent the etching damage to the charge storage layer.
본 발명이 이루고자 하는 다른 기술적 과제는 하부 산화막 패턴의 측면에 언더컷 영역이 형성되는 것을 예방할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는 데 있다.Another object of the present invention is to provide a method of manufacturing a nonvolatile memory device capable of preventing the formation of an undercut region on the side surface of a lower oxide film pattern.
도 1 및 도 2는 종래 기술에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 공정단면도들이다.1 and 2 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the prior art.
도 3 및 도 4는 종래 기술에 따른 비휘발성 메모리 장치의 또다른 제조 방법을 나타내는 공정단면도들이다.3 and 4 are process cross-sectional views illustrating yet another method for manufacturing a nonvolatile memory device according to the prior art.
도 5 내지 도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 공정단면도들이다.5 through 10 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정단면도이다.11 is a cross-sectional view illustrating a method of manufacturing a nonvolatile memory device in accordance with another embodiment of the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명은 전하 저장막 패턴 및 하부 산화막 패턴의 측면을 덮는 스페이서를 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 하부 산화막 패턴, 전하 저장막 패턴 및 희생 산화막 패턴을 형성하고, 상기 하부 산화막 패턴, 전하 저장막 패턴 및 희생 산화막 패턴들의 측벽에 스페이서를 형성한 후, 상기 희생 산화막 패턴 및 상기 스페이서를 함께 제거하여 상기 전하 저장막 패턴 및 그 측면의 반도체기판을 노출시키는 단계를 포함한다. 이후, 상기 전하 저장막 패턴이 노출된 반도체기판의 전면에, 상부 산화막을 형성한다.In order to achieve the above technical problem, the present invention provides a method of manufacturing a non-volatile memory device comprising the step of forming a spacer covering the sides of the charge storage layer pattern and the lower oxide layer pattern. In this method, a lower oxide pattern, a charge storage layer pattern, and a sacrificial oxide pattern are sequentially formed on a semiconductor substrate, and spacers are formed on sidewalls of the lower oxide pattern, the charge storage layer pattern, and the sacrificial oxide pattern. And removing the oxide layer pattern and the spacer together to expose the charge storage layer pattern and the semiconductor substrate on its side. Thereafter, an upper oxide layer is formed on the entire surface of the semiconductor substrate to which the charge storage layer pattern is exposed.
이때, 상기 하부 산화막 패턴은 열산화 기술로 형성하고, 상기 상부 산화막은 열산화 기술 및 화학 기상 증착 기술을 함께 사용하여 형성할 수 있다. 또한, 상기 전하 저장막 패턴은 실리콘 질화막 또는 실리콘 산화질화막으로 형성할 수 있고, 상기 스페이서는 상기 희생 산화막 패턴과 동일한 물질, 즉 실리콘 산화막으로 형성하는 것이 바람직하다.In this case, the lower oxide layer pattern may be formed by a thermal oxidation technique, and the upper oxide layer may be formed by using a combination of a thermal oxidation technique and a chemical vapor deposition technique. The charge storage layer pattern may be formed of a silicon nitride layer or a silicon oxynitride layer, and the spacer may be formed of the same material as the sacrificial oxide layer pattern, that is, a silicon oxide layer.
이에 더하여, 상기 희생 산화막 패턴의 상부에는 실리콘 산화질화막 또는 실리콘 질화막 중의 한가지를 포함하는 반사 방지막을 더 형성할 수도 있다. 이 경우, 상기 스페이서를 형성하기 전에 상기 반사 방지막을 제거하는 단계가 더 실시된다. 상기 상부 산화막을 형성한 후에는, 상기 전하 저장막 패턴의 측벽 상부를 지나는 게이트 전극을 더 형성할 수 있다.In addition, an anti-reflection film including one of a silicon oxynitride film and a silicon nitride film may be further formed on the sacrificial oxide film pattern. In this case, the step of removing the anti-reflection film is further performed before forming the spacer. After forming the upper oxide layer, a gate electrode passing over an upper sidewall of the charge storage layer pattern may be further formed.
상기 스페이서의 폭은 적어도 상기 희생 산화막 패턴의 두께보다 두꺼운 것이 바람직하다. 또한, 상기 희생 산화막 패턴 및 상기 스페이서를 제거하는 단계는 습식 식각의 방법으로 실시하는 것이 바람직하다.It is preferable that the width of the spacer is at least thicker than the thickness of the sacrificial oxide film pattern. In addition, the removing of the sacrificial oxide pattern and the spacer is preferably performed by a wet etching method.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the invention will be fully conveyed to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. If it is also mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween.
도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 공정단면도들이다.5 through 10 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.
도 5를 참조하면, 반도체기판(100) 상에 하부 산화막(110), 전하 저장막(120), 희생 산화막(130) 및 반사 방지막(140)을 차례로 형성한다. 이후, 통상적인 사진 공정을 사용하여, 상기 반사 방지막(140)의 소정영역을 노출시키는 포토레지스트 패턴(150)을 형성한다.Referring to FIG. 5, the lower oxide film 110, the charge storage film 120, the sacrificial oxide film 130, and the anti-reflection film 140 are sequentially formed on the semiconductor substrate 100. Thereafter, a photoresist pattern 150 is formed to expose a predetermined region of the anti-reflection film 140 using a conventional photolithography process.
상기 하부 산화막(110)은 상기 반도체기판(100)의 상부면을 열산화시킴으로써 형성한 실리콘 산화막이고, 상기 희생 산화막(130)은 화학 기상 증착(chemical vapor deposition, CVD) 공정을 통해 형성한 실리콘 산화막(SiO2)이다. 상기 전하 저장막(120)은 전하 포획 위치들이 풍부한 것으로 알려진 실리콘 질화막(Si3N4)이 바람직한데, 실리콘 산화질화막(SiON)일 수도 있다. 상기 반사 방지막(140)은 실리콘 산화질화막, 실리콘 산화막 및 실리콘 질화막 중에서 선택된 적어도 한가지 물질이다.The lower oxide film 110 is a silicon oxide film formed by thermally oxidizing an upper surface of the semiconductor substrate 100, and the sacrificial oxide film 130 is a silicon oxide film formed through a chemical vapor deposition (CVD) process. (SiO 2 ). The charge storage film 120 is preferably a silicon nitride film (Si 3 N 4 ) known to be rich in charge trapping positions, it may be a silicon oxynitride film (SiON). The anti-reflection film 140 is at least one material selected from a silicon oxynitride film, a silicon oxide film, and a silicon nitride film.
도 6을 참조하면, 상기 포토레지스트 패턴(150)을 식각 마스크로 사용하여, 상기 반사 방지막(140) 및 상기 희생 산화막(130)을 식각한다. 이에 따라, 상기 포토레지스트 패턴(150) 아래에는 상기 하부 산화막(110), 상기 전하 저장막(120), 희생 산화막 패턴(135) 및 반사 방지막 패턴(145)이 상기 반도체기판(100) 상에 차례로 적층되고, 상기 포토레지스트 패턴(150) 주변에는 상기 전하 저장막(120)이 노출된다. 상기 희생 산화막 패턴(135) 및 반사 방지막 패턴(145) 형성을 위한 식각 공정은 이방성 식각의 방법으로 실시한다.Referring to FIG. 6, the anti-reflection film 140 and the sacrificial oxide film 130 are etched using the photoresist pattern 150 as an etching mask. Accordingly, the lower oxide film 110, the charge storage film 120, the sacrificial oxide film pattern 135, and the anti-reflection film pattern 145 are sequentially formed on the semiconductor substrate 100 under the photoresist pattern 150. The charge storage layer 120 is exposed around the photoresist pattern 150. An etching process for forming the sacrificial oxide film pattern 135 and the anti-reflection film pattern 145 is performed by an anisotropic etching method.
도 7을 참조하면, 상기 포토레지스트 패턴(150)을 제거하여 상기 반사 방지막 패턴(145)을 노출시킨다. 상기 포토레지스트 패턴(150)은 오존 등과 같은 산소를 포함하는 가스를 사용하여 제거하는 것이 바람직하며, 황산 등의 습식 세정액으로 세정하는 단계를 더 포함할 수 있다.Referring to FIG. 7, the photoresist pattern 150 is removed to expose the anti-reflection film pattern 145. The photoresist pattern 150 is preferably removed using a gas containing oxygen such as ozone, and may further comprise a step of cleaning with a wet cleaning solution such as sulfuric acid.
이후, 상기 반사 방지막 패턴(145) 및 상기 희생 산화막 패턴(135)을 식각 마스크로 사용하여, 상기 전하 저장막(120) 및 상기 하부 산화막(110)을 차례로 식각한다. 이에 따라, 상기 반사 방지막 패턴(145)의 아래에는 하부 산화막 패턴(115) 및 전하 저장막 패턴(125)이 차례로 적층된다. 한편, 상기 식각 공정은 채널 영역으로 사용되는 상기 반도체기판(100)의 상부면에 식각 손상을 유발할 수 있다. 이러한 식각 손상을 최소화하기 위해, 상기 식각 공정은 저출력의 플라즈마를 사용하는 건식 식각 공정인 것이 바람직하다. 상기 식각 손상을 예방하기 위한 또다른 방법으로, 상기 전하 저장막 패턴(125)을 형성하기 위한 식각 공정은 상기 반도체기판(100) 상에 상기 하부 산화막 패턴(115)이 잔존하도록 실시할 수 있다. 또한, 상기 포토레지스트 패턴(150)은 상기 전하 저장막(120) 및 하부 산화막(110)을 식각하는 단계에서 사용된 후, 제거될 수도 있다.Subsequently, the charge storage layer 120 and the lower oxide layer 110 are sequentially etched using the anti-reflection layer pattern 145 and the sacrificial oxide layer pattern 135 as an etching mask. Accordingly, the lower oxide film pattern 115 and the charge storage film pattern 125 are sequentially stacked below the antireflection film pattern 145. On the other hand, the etching process may cause etching damage to the upper surface of the semiconductor substrate 100 used as the channel region. In order to minimize such etching damage, the etching process is preferably a dry etching process using a low power plasma. As another method for preventing the etching damage, an etching process for forming the charge storage layer pattern 125 may be performed such that the lower oxide layer pattern 115 remains on the semiconductor substrate 100. In addition, the photoresist pattern 150 may be removed after being used in etching the charge storage layer 120 and the lower oxide layer 110.
상기 전하 저장막 패턴(125) 및 상기 하부 산화막 패턴(115)이 형성된 반도체기판 전면에, 스페이서 절연막을 형성한다. 상기 스페이서 절연막을 이방성 식각하여 상기 하부 산화막 패턴(115), 상기 전하 저장막 패턴(125), 상기 희생 산화막 패턴(135) 및 상기 반사 방지막 패턴(145)의 측벽에 스페이서(160)를 형성한다. 상기 스페이서 절연막은 적어도 상기 희생 산화막 패턴(135)의 두께보다 두껍게 형성하는 것이 바람직하다. 상기 스페이서(160)는 상기 희생 산화막 패턴(135)과 동일한 물질, 즉 실리콘 산화막으로 형성하는 것이 바람직하다.A spacer insulating layer is formed on the entire surface of the semiconductor substrate on which the charge storage layer pattern 125 and the lower oxide layer pattern 115 are formed. The spacer insulating layer is anisotropically etched to form spacers 160 on sidewalls of the lower oxide layer pattern 115, the charge storage layer pattern 125, the sacrificial oxide layer pattern 135, and the anti-reflection layer pattern 145. The spacer insulating layer may be formed to be at least thicker than the thickness of the sacrificial oxide layer pattern 135. The spacer 160 may be formed of the same material as the sacrificial oxide pattern 135, that is, a silicon oxide layer.
도 8을 참조하면, 상기 스페이서(160)를 식각 마스크로 사용하여 상기 반사 방지막 패턴(145)을 제거함으로써, 상기 희생 산화막 패턴(135)의 상부면을 노출시킨다. 상기 반사 방지막 패턴(145) 제거를 위한 식각 공정은 실리콘 산화막에 대해 식각 선택성을 갖는 식각 레서피를 사용하며, 바람직하게는 인산을 포함하는 식각액을 사용하는 등방성 습식 식각의 방법을 사용한다.Referring to FIG. 8, the upper surface of the sacrificial oxide layer pattern 135 is exposed by removing the anti-reflection layer pattern 145 using the spacer 160 as an etching mask. The etching process for removing the anti-reflection film pattern 145 uses an etching recipe having an etching selectivity with respect to the silicon oxide film, and preferably, an isotropic wet etching method using an etching solution containing phosphoric acid.
상기 전하 저장막 패턴(125)은 그 상부면 및 측면을 각각 덮는 상기 희생 산화막 패턴(135) 및 스페이서(160)에 의해, 상기 인산을 사용하는 상기 식각 공정으로부터 보호된다. 한편, 상기 스페이서(160)의 모서리진 상부는 상기 식각 공정에 의해 완만해질 수도 있다.The charge storage layer pattern 125 is protected from the etching process using the phosphoric acid by the sacrificial oxide layer pattern 135 and the spacer 160 covering the top and side surfaces thereof, respectively. On the other hand, the upper edge of the spacer 160 may be smoothed by the etching process.
도 9를 참조하면, 상기 노출된 희생 산화막 패턴(135)을 제거하여, 상기 전하 저장막 패턴(125)을 노출시킨다. 상기 희생 산화막 패턴(135) 제거 공정은 상기 전하 저장막 패턴(125)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 등방성 식각의 방법으로 실시한다. 이를 위해, 상기 식각 공정은 불산을 포함하는 식각액을 사용하여 실시한다. 이에 따라, 실리콘 산화막으로 형성된 상기 스페이서(160)는 상기 희생 산화막 패턴(135)과 함께 식각된다.Referring to FIG. 9, the exposed sacrificial oxide layer pattern 135 is removed to expose the charge storage layer pattern 125. The sacrificial oxide layer pattern 135 may be removed by isotropic etching using an etching recipe having an etch selectivity with respect to the charge storage layer pattern 125. To this end, the etching process is carried out using an etching solution containing hydrofluoric acid. Accordingly, the spacer 160 formed of the silicon oxide layer is etched together with the sacrificial oxide layer pattern 135.
이때, 상기 스페이서(160)가 잔존할 경우, 셀 트랜지스터의 동작 특성에 악영향을 미칠 수 있다. 따라서, 상기 스페이서(160)는 상기 희생 산화막 패턴(135)을 제거할 때, 완전히 제거되는 것이 바람직하다. 이를 위해, 상기 스페이서(160)의 폭은 상기 희생 산화막 패턴(135)의 두께보다 얇다. 하지만, 상기 스페이서(160)가 지나치게 얇을 경우, 상기 희생 산화막 패턴(135)의 제거 공정에 의해 종래 기술에서 언급한 언더컷 영역이 형성될 수 있다. 결과적으로, 상기 스페이서(160)는 상기 제거 공정 직전에 잔존하는 상기 희생 산화막 패턴(135)의 두께와 유사한 것이 바람직하다. 이를 위해, 상기 스페이서 절연막은, 상술할 것처럼, 상기 반사 방지막 패턴(145) 제거 공정 등에서 리세스되는 두께등을 고려하여 형성한다.In this case, when the spacer 160 remains, the operation characteristics of the cell transistor may be adversely affected. Therefore, when the sacrificial oxide layer pattern 135 is removed, the spacer 160 may be completely removed. To this end, the width of the spacer 160 is thinner than the thickness of the sacrificial oxide pattern 135. However, when the spacer 160 is too thin, the undercut region mentioned in the related art may be formed by removing the sacrificial oxide layer pattern 135. As a result, the spacer 160 is preferably similar to the thickness of the sacrificial oxide pattern 135 remaining immediately before the removal process. To this end, the spacer insulating film is formed in consideration of the thickness, etc., which are recessed in the anti-reflection film pattern 145 removal process or the like as described above.
도 10을 참조하면, 상기 희생 산화막 패턴(135) 및 상기 스페이서(160)가 제거된 반도체기판의 전면에 상부 산화막(170)을 형성한다. 상기 상부 산화막(170)은 열산화 공정 및 화학 기상 증착 공정이 조합된 방법으로 형성할 수 있다.Referring to FIG. 10, an upper oxide layer 170 is formed on an entire surface of the semiconductor substrate from which the sacrificial oxide pattern 135 and the spacer 160 are removed. The upper oxide film 170 may be formed by a combination of a thermal oxidation process and a chemical vapor deposition process.
상기 상부 산화막(170) 상에는 상기 전하 저장막 패턴(125)의 측벽을 지나는 게이트 전극(180)이 형성된다. 상기 게이트 전극(180)은 다결정 실리콘으로 형성하는 것이 바람직하다.The gate electrode 180 passing through the sidewall of the charge storage layer pattern 125 is formed on the upper oxide layer 170. The gate electrode 180 is preferably formed of polycrystalline silicon.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정단면도이다.11 is a cross-sectional view illustrating a method of manufacturing a nonvolatile memory device in accordance with another embodiment of the present invention.
도 11을 참조하면, 이 실시예를 도 5 내지 도 10에서 설명된 실시예와 비교할 때, 반사 방지막(도 5의 140)을 형성하지 않고 희생 산화막 상에 직접 포토레지스트 패턴(150)을 형성하는 점에서 차이점을 갖는다. 즉, 반도체기판(100) 상에 차례로 적층된 하부 산화막(110), 전하 저장막(120), 희생 산화막 및 포토레지스트 패턴(150)을 형성한다. 상기 포토레지스트 패턴(150)은 소정영역에서 상기 희생 산화막을 노출시킨다.Referring to FIG. 11, when comparing this embodiment with the embodiment described with reference to FIGS. 5 to 10, the photoresist pattern 150 is formed directly on the sacrificial oxide film without forming the anti-reflection film (140 in FIG. 5). The difference is in that. That is, the lower oxide film 110, the charge storage film 120, the sacrificial oxide film, and the photoresist pattern 150 that are sequentially stacked on the semiconductor substrate 100 are formed. The photoresist pattern 150 exposes the sacrificial oxide film in a predetermined region.
상기 포토레지스트 패턴(150)을 식각 마스크로 사용하는 이방성 식각 공정을 실시하여, 노출된 상기 희생 산화막을 식각한다. 이에 따라, 상기 전하 저장막(120)과 상기 포토레지스트 패턴(150) 사이에는 희생 산화막 패턴(135)이 형성된다. 이어서, 상기 포토레지스트 패턴(150)을 제거한 후, 상기 희생 산화막 패턴(135)을 식각 마스크로 사용하여 상기 전하 저장막(120) 및 상기 하부 산화막(110)을 차례로 식각한다. 그 결과, 상기 희생 산화막 패턴(135)의 아래에는, 상기 반도체기판(100) 상에 차례로 적층된 하부 산화막 패턴(도 7의 115) 및 전하 저장막 패턴(도 7의 125)이 형성된다.The exposed sacrificial oxide layer is etched by performing an anisotropic etching process using the photoresist pattern 150 as an etching mask. Accordingly, a sacrificial oxide layer pattern 135 is formed between the charge storage layer 120 and the photoresist pattern 150. Subsequently, after the photoresist pattern 150 is removed, the charge storage layer 120 and the lower oxide layer 110 are sequentially etched using the sacrificial oxide layer pattern 135 as an etching mask. As a result, a lower oxide layer pattern (115 in FIG. 7) and a charge storage layer pattern (125 in FIG. 7) that are sequentially stacked on the semiconductor substrate 100 are formed below the sacrificial oxide layer pattern 135.
이후, 도 7 내지 도 10에서 설명한 것처럼, 스페이서(도 7의 170)를 형성하고, 이를 식각 마스크로 사용하여 상기 희생막 패턴(135)을 제거한다. 이러한 공정들은 상술한 일 실시예에 준하여 실시한다.Subsequently, as described with reference to FIGS. 7 to 10, a spacer (170 of FIG. 7) is formed, and the sacrificial layer pattern 135 is removed using the spacer mask as an etching mask. These processes are carried out according to one embodiment described above.
본 발명에 따르면, 전하 저장막 패턴 및 하부 산화막 패턴의 측벽을 가리는 스페이서를 형성한다. 이때, 상기 스페이서는 희생 패턴 제거를 위한 식각 공정에서 식각 손상을 방지하는 식각 마스크로 사용된다. 또한, 상기 스페이서는 언더컷 영역이 형성되는 문제를 예방한다. 이에 따라, 식각 손상 및 보이드 등이 형성되지 않는 소노스형 비휘발성 메모리의 셀 트랜지스터를 제조할 수 있다.According to the present invention, a spacer covering sidewalls of the charge storage layer pattern and the lower oxide layer pattern is formed. In this case, the spacer is used as an etching mask to prevent etching damage in the etching process for removing the sacrificial pattern. In addition, the spacer prevents a problem that an undercut region is formed. Accordingly, a cell transistor of a sonos type nonvolatile memory in which no etching damage, voids, or the like are formed can be manufactured.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020074245A KR20040046340A (en) | 2002-11-27 | 2002-11-27 | Fabricating Method Of Nonvolatile Memory Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020074245A KR20040046340A (en) | 2002-11-27 | 2002-11-27 | Fabricating Method Of Nonvolatile Memory Device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040046340A true KR20040046340A (en) | 2004-06-05 |
Family
ID=37341903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020074245A KR20040046340A (en) | 2002-11-27 | 2002-11-27 | Fabricating Method Of Nonvolatile Memory Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040046340A (en) |
-
2002
- 2002-11-27 KR KR1020020074245A patent/KR20040046340A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20090026927A (en) | Embedded semiconductor device and method of manufacturing the same | |
| JP2000150678A (en) | Nonvolatile semiconductor memory and fabrication thereof | |
| KR100437451B1 (en) | Method Of Fabricating Trap-type Nonvolatile Memory Device | |
| KR100481860B1 (en) | Gate Structure Of Nonvolatile Memory Device And Method Of Forming The Same | |
| TWI647822B (en) | Three-dimensional non-volatile memory and manufacturing method thereof | |
| KR100803663B1 (en) | Non-volatile memory device and method for manufacturing the same | |
| KR100946056B1 (en) | Method for fabrication of semiconductor memory device | |
| JP2004104125A (en) | Manufacturing method of nonvolatile memory device | |
| JPWO2006046301A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| KR100549269B1 (en) | Method for fabricating split gate flash memory device | |
| JP2003031702A (en) | Nonvolatile semiconductor memory device and method for manufacturing the same | |
| US6953973B2 (en) | Self-aligned trench isolation method and semiconductor device fabricated using the same | |
| KR101085620B1 (en) | Manufacturing method of gate pattern for nonvolatile memory device | |
| US6562682B1 (en) | Method for forming gate | |
| US9324724B1 (en) | Method of fabricating a memory structure | |
| KR100880341B1 (en) | Method of forming an isolation layer in flash memory device | |
| US20090142914A1 (en) | Method for Manufacturing Semiconductor Device | |
| KR100526476B1 (en) | Method for fabricating split gate flash memory device | |
| KR100924862B1 (en) | Flash device fabrication method | |
| KR20040046340A (en) | Fabricating Method Of Nonvolatile Memory Device | |
| US20070181916A1 (en) | Method of manufacturing flash memory device | |
| KR100529649B1 (en) | Manufacturing method of nonvolatile semiconductor memory device | |
| KR100314151B1 (en) | A method for forming a transistor of semiconductor device | |
| KR100590378B1 (en) | Method of manufactoring a flash memory device | |
| KR100823694B1 (en) | Method of forming a structure of floating gate in a non-volatile memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |