KR20040041330A - Semiconductor memory device having internal voltage generation circuit for reducing refresh current - Google Patents

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KR20040041330A KR1020020069543A KR20020069543A KR20040041330A KR 20040041330 A KR20040041330 A KR 20040041330A KR 1020020069543 A KR1020020069543 A KR 1020020069543A KR 20020069543 A KR20020069543 A KR 20020069543A KR 20040041330 A KR20040041330 A KR 20040041330A
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Abstract

PURPOSE: A semiconductor memory device having an internal voltage generation circuit is provided to reduce a refresh current(ICC6). CONSTITUTION: An internal voltage generation control part(100) generates an internal voltage control signal through a comparator comparing a reference voltage with an internal voltage. And an internal voltage driver part(200) generates the internal voltage from an external voltage in response to the internal voltage control signal. During a normal operation like a write operation and a read operation, all of the current sync part transistors in the comparator are operated, and a part of the transistors are operated during a refresh operation.

Description

리프레쉬 전류를 감소시키는 내부 전압 발생 회로를 갖는 반도체 메모리 장치{Semiconductor memory device having internal voltage generation circuit for reducing refresh current}Semiconductor memory device having internal voltage generation circuit for reducing refresh current

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리프레쉬 전류를 감소시키는 내부 전압 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to an internal voltage generator circuit for reducing refresh current.

반도체 메모리 장치들 중 DRAM은 메모리 셀 커패시터에 메모리 셀 데이터를 저장하는 메모리 장치이다. 메모리 셀 커패시터에 저장된 메모리 셀 데이터는 그대로 두면 소실되기 때문에, 메모리 셀 데이터를 리스토어(restore)하는 리프레쉬 동작이 필수적이다. 일반적으로, 리프레쉬 동작은 DRAM이 데이터를 쓰거나 읽지 않는 동안에 센스앰프를 통해 메모리 셀 데이터를 감지 증폭한 후 다시 동일한 메모리 셀 커패시터에 저장하는 방법으로 이루어진다.Among semiconductor memory devices, DRAM is a memory device that stores memory cell data in a memory cell capacitor. Since the memory cell data stored in the memory cell capacitor is lost if left as it is, a refresh operation for restoring the memory cell data is essential. In general, a refresh operation is performed by sensing and amplifying memory cell data through a sense amplifier while the DRAM is not writing or reading data, and then storing the same in the same memory cell capacitor.

리프레쉬 동작 동안에 소비되는 전류를 "ICC6 전류"라고 칭하는 데, ICC6 전류는 리프레쉬 시 내부 전압에 의해 구동되는 회로군들에 의해 소비되는 전류이다. 내부 전압은 내부 전압 발생 회로에 의해 발생되며, 외부 전압을 소정 전압 강하시키거나 낮은 외부 전압 레벨을 그대로 내부 전압으로 사용한다. 일반적으로, 내부 전압 발생 회로는 독출 동작이나 기입 동작 등의 정상 동작일 때나 리프레쉬 동작일 때나 구분없이 일정하게 내부 전압을 발생시킨다. 이에 따라 리프레쉬 동작처럼 안정된 내부 전압의 레벨이 크게 중요하지 않은 상황에서도 내부 전압 발생 회로는 빠르게 동작되어 내부 전압을 안정화시킨다. 이는 내부 전압 발생 회로의 동작 속도에 의해 리프레쉬 시 ICC6 전류가 증가하는 문제점을 유발한다.The current consumed during the refresh operation is referred to as the " ICC6 current ", which is the current consumed by the circuit groups driven by the internal voltage during refresh. The internal voltage is generated by the internal voltage generating circuit, and lowers the external voltage by a predetermined voltage or uses a low external voltage level as the internal voltage. In general, the internal voltage generation circuit generates the internal voltage constantly regardless of the normal operation such as the read operation or the write operation or the refresh operation. As a result, even in a situation where a stable internal voltage level is not important, such as a refresh operation, the internal voltage generator circuit operates quickly to stabilize the internal voltage. This causes the problem that the ICC6 current increases during refresh due to the operating speed of the internal voltage generator circuit.

따라서, ICC6 전류를 감소시킬 수 있는 내부 전압 발생 회로가 요구된다.Therefore, there is a need for an internal voltage generator circuit capable of reducing the ICC6 current.

본 발명의 목적은 리프레쉬 전류(ICC6)를 감소시킬 수 있는 내부 전압 발생 회로를 제공하는 데 있다.An object of the present invention is to provide an internal voltage generation circuit that can reduce the refresh current (ICC6).

본 발명의 다른 목적은 리프레쉬 전류를 감소시킬 수 있는 내부 전압 발생방법을 제공하는 데 있다.Another object of the present invention is to provide an internal voltage generation method capable of reducing the refresh current.

도 1은 본 발명의 일실시예에 따른 내부 전압 발생 회로를 나타내는 도면이다.1 is a diagram illustrating an internal voltage generation circuit according to an embodiment of the present invention.

도 2는 내부 전압 신호 발생부를 나타내는 도면이다.2 is a diagram illustrating an internal voltage signal generator.

도 3은 도 2의 내부 전압 신호 발생부의 동작 타이밍도를 나타내는 도면이다.3 is a diagram illustrating an operation timing diagram of the internal voltage signal generator of FIG. 2.

도 4는 도 1의 내부 전압 발생 회로의 동작 타이밍도의 일예를 나타내는 도면이다.4 is a diagram illustrating an example of an operation timing diagram of the internal voltage generation circuit of FIG. 1.

도 5는 도 1의 내부 전압 발생 회로의 동작 타이밍도의 다른 예를 나타내는 도면이다.5 is a diagram illustrating another example of an operation timing diagram of the internal voltage generation circuit of FIG. 1.

상기 목적을 달성하기 위하여, 본 발명의 내부 전압 발생 회로는 기준 전압과 내부 전압을 비교하는 비교기를 통하여 내부 전압 제어 신호를 발생하는 내부 전압 발생 제어부와 내부 전압 제어 신호에 응답하여 외부 전압으로부터 상기 내부 전압을 발생시키는 내부 전압 드라이버부를 포함한다. 내부 전압 발생 제어부의 비교기 동작은 기입 동작과 독출 동작의 정상 동작일 경우에는 비교기 내 전류 싱크부 트랜지스터들을 모두 동작시키고 리프레쉬 동작일 때에는 전류 싱크부 트랜지스터들 중 일부만을 동작시킨다.In order to achieve the above object, the internal voltage generation circuit of the present invention is an internal voltage generation control unit for generating an internal voltage control signal through a comparator comparing the reference voltage and the internal voltage and the internal voltage control signal from the external voltage in response to the internal voltage control signal. An internal voltage driver unit for generating a voltage is included. The comparator operation of the internal voltage generation controller operates all of the current sink transistors in the comparator when the write operation and the read operation are normal, and only some of the current sink transistors are operated during the refresh operation.

구체적으로, 비교부는 외부 전압에 그 소스들이 연결되고 그 게이트들이 서로 연결된 전류 미러로 구성되는 제1 및 제2 피모스 트랜지스터들와, 제1 및 제2 피모스 트랜지스터들의 드레인들과 그 드레인들이 각각 연결되고 기준 전압과 내부 전압에 각각 게이팅되는 제1 및 제2 엔모스 트랜지스터들과, 제1 및 제2 엔모스 트랜지스터들의 소스와 접지 전압 사이에 병렬로 연결되고 내부 전압 발생 인에이블 신호, 내부 전압 발생 인에이블 신호와 내부 전압 안정화 신호의 앤드 게이트 출력, 그리고 내부 전압 안정화 신호에 각각 게이팅되는 제3 내지 제5 엔모스 트랜지스터들을 포함한다. 내부 전압 발생 인에이블 신호는 리프레쉬 동작 시 리프레쉬 신호에 응답하여 정상 동작일 때 보다 길게 활성화되고, 내부 전압 안정화 신호는 리프레쉬 동작 동안 활성화되지 않는다. 내부 전압 드라이버부는 외부 전압과 내부 전압 사이에 연결되고 내부 전압 제어 신호에 게이팅되는 엔모스 트랜지스터로 구성된다.Specifically, the comparator connects the first and second PMOS transistors each of which is configured by a current mirror having its sources connected to external voltages and their gates connected to each other, the drains of the first and second PMOS transistors, and the drains connected thereto, respectively. And second and second NMOS transistors gated to a reference voltage and an internal voltage, respectively, in parallel between the source and ground voltages of the first and second NMOS transistors, and to generate an internal voltage generation enable signal and an internal voltage. And third to fifth NMOS transistors gated to the enable signal, the AND gate output of the internal voltage stabilization signal, and the internal voltage stabilization signal, respectively. The internal voltage generation enable signal is activated longer in response to the refresh signal in the refresh operation than in the normal operation, and the internal voltage stabilization signal is not activated during the refresh operation. The internal voltage driver unit is composed of an NMOS transistor connected between an external voltage and an internal voltage and gated to an internal voltage control signal.

상기 다른 목적을 달성하기 위하여, 본 발명은 외부 전압으로부터 내부 전압을 발생하는 방법에 있어서, 리프레쉬 동작 시 리프레쉬 신호에 응답하여 내부 전압 발생 인에이블 신호를 발생하는 단계와, 내부 전압 발생 인에이블 신호에 응답하여 기준 전압과 내부 전압을 비교하여 내부 전압 제어 신호를 발생하는 단계와, 독출 동작과 기입 동작의 정상 동작시 리프레쉬 동작때 발생된 내부 전압 발생 인에이블 신호보다 짧게 내부 전압 발생 인에이블 신호를 발생하고 내부 전압 안정화 신호를 발생하는 단계와, 정상 동작 시 내부 전압 발생 인에이블 신호, 내부 전압 안정화 신호 또는 내부 전압 발생 인에이블 신호와 내부 전압 안정화 신호의 앤드 게이트 출력에 응답하여 내부 전압 제어 신호를 발생하는 단계와, 내부 전압 제어 신호에 응답하여 내부 전압을 발생하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method for generating an internal voltage from an external voltage, the method comprising: generating an internal voltage generation enable signal in response to a refresh signal during a refresh operation; In response to generating an internal voltage control signal by comparing the reference voltage and the internal voltage, and generating the internal voltage generation enable signal shorter than the internal voltage generation enable signal generated during the refresh operation during the normal operation of the read operation and the write operation. Generating an internal voltage stabilization signal and generating an internal voltage control signal in response to an internal voltage generation enable signal, an internal voltage stabilization signal, or an end gate output of the internal voltage stabilization enable signal and the internal voltage stabilization signal during normal operation. And internally in response to the internal voltage control signal. Generating a voltage.

따라서, 본 발명에 의하면, 정상 동작시 기준 전압과 내부 전압을 비교하는 동작에서 전류를 빼는(sink시키는) 다수개 트랜지스터들의 동작을 리프레쉬 동작 동안에는 소정 갯수의 트랜지스터로 제한시킴으로써, 리프레쉬 전류(ICC6)을 줄일 수 있다.Therefore, according to the present invention, the refresh current ICC6 is limited by limiting the operation of a plurality of transistors that sink current in the operation of comparing the reference voltage and the internal voltage in the normal operation to a predetermined number of transistors during the refresh operation. Can be reduced.

도 1은 본 발명의 일실시예에 따른 내부 전압 발생 회로를 나타내는 도면이다. 이를 참조하면, 내부 전압 발생 회로(10)는 내부 전압 발생 제어부(100)와 내부 전압 드라이버부(200)를 포함한다. 내부 전압 발생 제어부(100)는 일종의 차동 증폭기로 구성되는 데, 외부 전압(VEXT)에 그 소스들이 연결되고 그 게이트들이 서로 연결된 전류 미러로 구성되는 제1 및 제2 피모스 트랜지스터들(102, 104)과,제1 및 제2 피모스 트랜지스터들의 드레인들과 그 드레인들이 각각 연결되고 기준 전압(VREFA)과 내부 전압(VINTA)에 각각 게이팅되는 제1 및 제2 엔모스 트랜지스터들(106, 108)과, 그리고 제1 및 제2 엔모스 트랜지스터들(106, 108)의 소스와 접지 전압(GND) 사이에 병렬로 연결되는 제3 내지 제5 엔모스 트랜지스터들(110, 112, 114)을 포함한다.1 is a diagram illustrating an internal voltage generation circuit according to an embodiment of the present invention. Referring to this, the internal voltage generation circuit 10 includes an internal voltage generation control unit 100 and an internal voltage driver unit 200. The internal voltage generation control unit 100 is configured as a kind of differential amplifier, in which the first and second PMOS transistors 102 and 104 are configured as current mirrors whose sources are connected to an external voltage VEXT and whose gates are connected to each other. And first and second NMOS transistors 106 and 108 connected to drains of the first and second PMOS transistors and gates thereof, respectively, and gated to the reference voltage VREFA and the internal voltage VINTA, respectively. And third to fifth NMOS transistors 110, 112, and 114 connected in parallel between a source of the first and second NMOS transistors 106 and 108 and a ground voltage GND. .

제1 피모스 트랜지스터(102)와 제1 엔모스 트랜지스터(106) 사이의 노드가 내부 전압 제어 신호(VINTAEB)로 발생된다. 제3 엔모스 트랜지스터(110)는 내부 전압 발생 인에이블 신호(P_EB)에 게이팅되고, 제4 엔모스 트랜지스터(112)는 내부 전압 발생 인에이블 신호(P_EB)와 내부 전압 안정화 신호(P_S)의 앤드 게이트(116) 출력에 게이팅되고, 제5 엔모스 트랜지스터(114)는 내부 전압 안정화 신호(P_S)에 게이팅된다. 제3 내지 제5 엔모스 트랜지스터(110, 112, 114)의 동작 세기는 위크(weak), 정상(normal), 그리고 스트롱(strong)으로 각각 설정된다. 내부 전압 발생 인에이블 신호(P_EB)와 내부 전압 안정화 신호(P_S)는 도 2의 내부 전압 신호 발생부(20)에 의해 발생되는 데, 리프레쉬 동작시 리프레쉬 신호(PRFH)에 응답하여 도 3의 타이밍도와 같이 발생된다.A node between the first PMOS transistor 102 and the first NMOS transistor 106 is generated as an internal voltage control signal VINTAEB. The third NMOS transistor 110 is gated to the internal voltage generation enable signal P_EB, and the fourth NMOS transistor 112 is an AND of the internal voltage generation enable signal P_EB and the internal voltage stabilization signal P_S. The gate 116 is gated to the output, and the fifth NMOS transistor 114 is gated to the internal voltage stabilization signal P_S. The operating strengths of the third to fifth NMOS transistors 110, 112, and 114 are set to weak, normal, and strong, respectively. The internal voltage generation enable signal P_EB and the internal voltage stabilization signal P_S are generated by the internal voltage signal generator 20 of FIG. 2, and the timing of FIG. 3 is responsive to the refresh signal PRFH during the refresh operation. It happens with the help.

도 3을 참조하면, 리프레쉬 신호(PRFH)의 활성화에 응답하여 스탠바이 신호(PS)와 내부 전압 발생 인에이블 신호(P_EB)가 발생되고, 내부 전압 발생 인에이블 신호(P_EB)의 하강 에지에 응답하여 펄스 형태로 내부 전압 인에이블 안정화 신호(P_EBS)가 발생된다. 그리고 리프레쉬 신호(PRFH)의 활성화 후 소정 시간 지연되어 내부 전압 안정화 신호(P_S)가 발생된다.Referring to FIG. 3, the standby signal PS and the internal voltage generation enable signal P_EB are generated in response to the activation of the refresh signal PRFH, and in response to the falling edge of the internal voltage generation enable signal P_EB. The internal voltage enable stabilization signal P_EBS is generated in the form of a pulse. The internal voltage stabilization signal P_S is generated after a predetermined time delay after the refresh signal PRFH is activated.

다시, 도 1로 돌아가서, 내부 전압 발생 제어부(100)는 내부 전압 제어 신호(VINTAEB)와 접지 전압(GND) 사이에 내부 전압 인에이블 안정화 신호(P_EBS)에 게이팅되는 제6 엔모스 트랜지스터(120)를 더 포함한다.Referring back to FIG. 1, the internal voltage generation controller 100 gates the sixth NMOS transistor 120 gated to the internal voltage enable stabilization signal P_EBS between the internal voltage control signal VINTAEB and the ground voltage GND. It further includes.

이와 같은 내부 전압 발생 회로(10)의 동작은 도 4의 동작 타이밍도를 참조하여 설명한다. 도 4를 참조하면, 리프레쉬 동작시 리프레쉬 신호(PRFH)의 하이레벨로의 활성화 구간에 응답하여 내부 전압 발생 인에이블 신호(P_EB)가 하이레벨로 발생된다. 내부 전압 안정화 신호(P_S)는 도 3에서 리프레쉬 신호(PRFH)의 활성화 시점으로부터 일정 시간 지연 후에 발생되도록 설정되지만 다음번 리프레쉬 신호(PRFH)의 활성화에 응답하여 다시 일정 시간 지연되기 때문에, 내부 전압 안정화 신호(P_S)는 하이레벨로 활성화되지 않고 로우레벨을 유지한다. 이에 따라 내부 전압 발생 인에이블 신호(P_EB)와 내부 전압 안정화 신호(P_S)의 앤드(AND) 게이트 출력도 로우레벨을 유지한다. 그리고 내부 전압 인에이블 안정화 신호(P_EBS)는 리프레쉬 신호(PRFH)의 상승 에지에 응답하여 소정의 펄스로 발생된다.The operation of the internal voltage generator 10 will be described with reference to the operation timing diagram of FIG. 4. Referring to FIG. 4, an internal voltage generation enable signal P_EB is generated at a high level in response to an activation period of the refresh signal PRFH to a high level during a refresh operation. Since the internal voltage stabilization signal P_S is set to occur after a predetermined time delay from the activation time of the refresh signal PRFH in FIG. 3, the internal voltage stabilization signal is delayed again for a predetermined time in response to the activation of the next refresh signal PRFH. (P_S) is not activated at the high level but remains at the low level. Accordingly, the AND gate output of the internal voltage generation enable signal P_EB and the internal voltage stabilization signal P_S also maintains a low level. The internal voltage enable stabilization signal P_EBS is generated with a predetermined pulse in response to the rising edge of the refresh signal PRFH.

따라서, 내부 전압 신호 발생부(10)는 초기에 내부 전압 인에이블 안정화 신호(P_EBS) 펄스에 응답하여 제6 엔모스 트랜지스터(120)가 턴온되어 내부 전압 제어 신호(VINTAEB)가 로우레벨이 되고, 로우레벨의 내부 전압 제어 신호(VINTAEB)에 응답하여 내부 전압 드라이버부(200)의 피모스 트랜지스터(202)가 턴온되어 내부 전압(VINTA)는 외부 전압(VEXT) 레벨로 발생된다. 이 후, 내부 전압 인에이블 신호(P_EB)에 게이팅되는 제3 엔모스 트랜지스터(110)만이 인에이블되어 기준 전압(VREFA)과 내부 전압(VINTA)을 비교하는 동작을 수행하야 내부 전압(VINTA)을안정적으로 발생시킨다. 이는 내부 전압(VINTA) 레벨의 안정화 속도가 크게 중요하지 않은 리프레쉬 동작에서 ICC6 전류를 감소시킬 수 있는 잇점이 된다.Accordingly, the internal voltage signal generator 10 initially turns on the sixth NMOS transistor 120 in response to the internal voltage enable stabilization signal P_EBS pulse, thereby causing the internal voltage control signal VINTAEB to become low. In response to the low level internal voltage control signal VINTAEB, the PMOS transistor 202 of the internal voltage driver 200 is turned on so that the internal voltage VINTA is generated at the external voltage VEXT level. Thereafter, only the third NMOS transistor 110 gated to the internal voltage enable signal P_EB is enabled to perform an operation of comparing the reference voltage VREFA with the internal voltage VINTA. Stable generation This has the advantage of reducing the ICC6 current in refresh operations where the stabilization rate of the internal voltage (VINTA) level is not critical.

한편, 도 5는 내부 전압 발생 회로(10)의 다른 동작 타이밍을 나타내는 데, 리프레쉬 신호(PRFH)가 도 4의 리프레쉬 신호(PRFH)에 비하여 하이레벨로의 활성화 구간이 짧게 설정되어 있다. 이에 따라 내부 전압 발생 인에이블 신호(P_EB)도 짧은 구간의 리프레쉬 신호(PRFH)에 응답하여 하이레벨로 발생된다. 내부 전압 안정화 신호(P_S)는 리프레쉬 신호(PRFH)의 활성화로부터 일전 시간 지연후에 하이레벨로 발생된다. 그리고 내부 전압 발생 인에이블 신호(P_EB)와 내부 전압 안정화 신호(P_S)의 앤드(AND) 게이트 출력은 내부 전압 안정화 신호(P_S) 구간에 맞추어 하이레벨로 활성화된다. 이는 리프레쉬 동작시 기준 전압(VREFA)과 내부 전압(VINTA)을 비교하는 내부 전압 발생 제어부(100)의 동작이 턴온되는 제3 내지 제5 엔모스 트랜지스터들(110, 112, 114)을 통하여 이루어짐을 의미한다. 그리하여, 내부 전압 발생 회로(10)는 기준 전압(VREFA)과 내부 전압(VINTA)을 비교하여 도 4의 타이밍도에 비하여 빨리 내부 전압(VINTA)을 안정화시키겠지만, 전류 소모가 커지는 단점을 지닌다.5 shows another operation timing of the internal voltage generation circuit 10, in which the activation period at which the refresh signal PRFH is at a high level is set shorter than that of the refresh signal PRFH of FIG. Accordingly, the internal voltage generation enable signal P_EB is also generated at a high level in response to the refresh signal PRFH of a short period. The internal voltage stabilization signal P_S is generated at a high level after a time delay from the activation of the refresh signal PRFH. The AND gate output of the internal voltage generation enable signal P_EB and the internal voltage stabilization signal P_S is activated to a high level in accordance with the internal voltage stabilization signal P_S. This is performed through the third to fifth NMOS transistors 110, 112, and 114 in which the operation of the internal voltage generation controller 100 comparing the reference voltage VREFA and the internal voltage VINTA is turned on during the refresh operation. it means. Thus, the internal voltage generation circuit 10 stabilizes the internal voltage VINTA faster than the timing diagram of FIG. 4 by comparing the reference voltage VREFA and the internal voltage VINTA, but has a disadvantage in that the current consumption increases.

이상에서, 본 발명은 실시예들을 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능함은 물론이다.In the above, the present invention has been described with reference to the embodiments, which are merely exemplary and do not limit or limit the technical spirit and scope of the present invention. Therefore, various changes and modifications are possible without departing from the spirit and scope of the present invention.

상술한 본 발명의 내부 전압 발생 회로에 의하면, 정상 동작시 기준 전압과 내부 전압을 비교하는 동작에서 전류를 빼는(sink시키는) 다수개 트랜지스터들의 동작을 리프레쉬 동작 동안에는 소정 갯수의 트랜지스터로 제한시킴으로써, 리프레쉬 전류(ICC6)을 줄일 수 있다.According to the internal voltage generation circuit of the present invention described above, by limiting the operation of a plurality of transistors that sink current in the operation of comparing the reference voltage and the internal voltage in the normal operation to a predetermined number of transistors during the refresh operation, The current ICC6 can be reduced.

Claims (5)

기준 전압과 내부 전압을 비교하는 비교기를 통하여 내부 전압 제어 신호를 발생하는 내부 전압 발생 제어부; 및An internal voltage generation controller configured to generate an internal voltage control signal through a comparator comparing the reference voltage and the internal voltage; And 상기 내부 전압 제어 신호에 응답하여 외부 전압으로부터 상기 내부 전압을 발생시키는 내부 전압 드라이버부를 구비하고,An internal voltage driver configured to generate the internal voltage from an external voltage in response to the internal voltage control signal, 상기 내부 전압 발생 제어부의 비교기 동작은 기입 동작과 독출 동작의 정상 동작일 경우에는 상기 비교기 내 전류 싱크부 트랜지스터들을 모두 동작시키고 리프레쉬 동작일 때에는 상기 전류 싱크부 트랜지스터들 중 일부만을 동작시키는 것을 특징으로 하는 내부 전압 발생 회로.The comparator operation of the internal voltage generation control unit operates all the current sink transistors in the comparator when the write operation and the read operation are normal, and operates only some of the current sink transistors during the refresh operation. Internal voltage generator circuit. 제1항에 있어서, 상기 비교부는The method of claim 1, wherein the comparison unit 상기 외부 전압에 그 소스들이 연결되고 그 게이트들이 서로 연결된 전류 미러로 구성되는 제1 및 제2 피모스 트랜지스터들;First and second PMOS transistors configured as current mirrors whose sources are connected to the external voltage and whose gates are connected to each other; 상기 제1 및 제2 피모스 트랜지스터들의 드레인들과 그 드레인들이 각각 연결되고 상기 기준 전압과 상기 내부 전압에 각각 게이팅되는 제1 및 제2 엔모스 트랜지스터들; 및First and second NMOS transistors connected to drains of the first and second PMOS transistors, respectively, and gated to the reference voltage and the internal voltage; And 상기 제1 및 제2 엔모스 트랜지스터들의 소스와 접지 전압 사이에 병렬로 연결되고 내부 전압 발생 인에이블 신호, 상기 내부 전압 발생 인에이블 신호와 내부 전압 안정화 신호의 앤드 게이트 출력, 그리고 상기 내부 전압 안정화 신호에 각각게이팅되는 제3 내지 제5 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 내부 전압 발생 회로.An internal voltage generation enable signal, an AND gate output of the internal voltage generation enable signal and an internal voltage stabilization signal, and the internal voltage stabilization signal connected in parallel between a source and a ground voltage of the first and second NMOS transistors And third to fifth NMOS transistors respectively gated to the internal voltage generator circuit. 제2항에 있어서, 상기 내부 전압 발생 인에이블 신호는The method of claim 2, wherein the internal voltage generation enable signal is 리프레쉬 동작 시 리프레쉬 신호에 응답하여 상기 정상 동작일 때 보다 길게 활성화되고,In response to the refresh signal during the refresh operation is activated longer than the normal operation, 상기 내부 전압 안정화 신호는 상기 리프레쉬 동작 동안 활성화되지 않는 것을 특징으로 하는 내부 전압 발생 회로.The internal voltage stabilization signal is not activated during the refresh operation. 제1항에 있어서, 상기 내부 전압 드라이버부는The method of claim 1, wherein the internal voltage driver unit 상기 외부 전압과 상기 내부 전압 사이에 연결되고 상기 내부 전압 제어 신호에 게이팅되는 엔모스 트랜지스터인 것을 특징으로 하는 내부 전압 발생 회로.And an NMOS transistor connected between the external voltage and the internal voltage and gated to the internal voltage control signal. 외부 전압으로부터 내부 전압을 발생하는 방법에 있어서,In a method for generating an internal voltage from an external voltage, 리프레쉬 동작 시, 리프레쉬 신호에 응답하여 내부 전압 발생 인에이블 신호를 발생하는 단계;Generating an internal voltage generation enable signal in response to the refresh signal during the refresh operation; 상기 내부 전압 발생 인에이블 신호에 응답하여 기준 전압과 상기 내부 전압을 비교하여 내부 전압 제어 신호를 발생하는 단계;Generating an internal voltage control signal by comparing a reference voltage with the internal voltage in response to the internal voltage generation enable signal; 독출 동작과 기입 동작의 정상 동작시, 상기 리프레쉬 동작 시 발생된 내부 전압 발생 인에이블 신호보다 짧게 상기 내부 전압 발생 인에이블 신호를 발생하고내부 전압 안정화 신호를 발생하는 단계;Generating the internal voltage generation enable signal and generating an internal voltage stabilization signal shorter than an internal voltage generation enable signal generated during the refresh operation in a normal operation of a read operation and a write operation; 상기 정상 동작 시, 상기 내부 전압 발생 인에이블 신호와 상기 내부 전압 안정화 신호, 또는 상기 내부 전압 발생 인에이블 신호와 상기 내부 전압 안정화 신호의 앤드 게이트 출력에 응답하여 상기 내부 전압 제어 신호를 발생하는 단계; 및Generating the internal voltage control signal in response to the internal voltage generation enable signal and the internal voltage stabilization signal or the AND gate output of the internal voltage generation enable signal and the internal voltage stabilization signal in the normal operation; And 상기 내부 전압 제어 신호에 응답하여 상기 내부 전압을 발생하는 단계를 구비하는 것을 특징으로 하는 내부 전압 발생 방법.And generating the internal voltage in response to the internal voltage control signal.
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