KR20040039591A - 구리 확산방지막 형성방법 및 이를 이용한 구리배선제조방법 - Google Patents

구리 확산방지막 형성방법 및 이를 이용한 구리배선제조방법 Download PDF

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Abstract

본 발명은 구리 확산방지막 형성방법 및 이를 이용한 구리배선 제조방법에 관한 것으로, 구리 확산방지 능력이 우수한 CoW막의 단일층 또는 텅스텐막과 코발트막의 적층구조로 구리 확산방지막을 형성함으로써 구리배선의 상부 표면에 구리 실리사이드막의 형성을 방지하고, 저온 증착이 가능하며, 힐록(Hillock) 현상을 최대한 억제할 수 있는 구리 확산방지막 형성방법 및 이를 이용한 구리배선 제조방법을 개시한다.

Description

구리 확산방지막 형성방법 및 이를 이용한 구리배선 제조방법{Method for forming a copper anti-diffusion film and Method for manufacturing a copper metal line using the same}
본 발명은 구리 확산방지막 형성방법 및 이를 이용한 구리배선 제조방법에 관한 것으로, 특히 구리배선과 확산방지막 사이의 계면특성을 향상시켜 반도체 소자의 신뢰성을 향상시킬 수 있는 구리 확산방지막 형성방법 및 이를 이용한 구리배선 제조방법에 관한 것이다.
반도체 소자 또는 전자 소자 등에서는 절연막 상에 알루미늄(Al) 또는 텅스텐(W) 등과 같은 금속막을 증착한 후, 포토리소그래피(photolithography) 공정 및 건식 또는 습식식각(dry and wet etching) 공정을 이용하여 금속배선을 형성하고 있다. 특히, 최근에는 반도체 소자 중에서도 높은 속도가 요구되는 로직(logic) 소자를 중심으로 해서 RC 지연시간을 줄이기 위한 일환으로 알루미늄 또는 텅스텐 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법이 연구되고 있다.
구리를 이용한 배선 형성 공정에서는 알루미늄 또는 텅스텐에 비해 구리금속의 패터닝 공정이 어려워, 트렌치(trench)(예컨대, 배선이 형성될 영역)를 매립하여 배선을 형성하는 소위 '라인 다마신(line damascene)' 공정을 사용하고 있다.특히, 라인 다마신 공정 중에서도 층간절연막에 트렌치와 함께 하부배선과 연결되는 비아홀(via hole)을 형성하고, 이 비아홀과 트렌치에 구리금속을 매립하여 배선을 동시에 형성하는 공정인 듀얼 다마신(dual damascene) 공정이 일반적으로 주로 사용된다.
일반적으로, 듀얼 다마신 공정을 이용한 구리배선 형성 공정에서는 구리원자가 알루미늄이나 텅스텐 등과 같은 다른 금속과 비교하여 층간절연막 사이로 쉽게 확산되는 특성이 있다. 이러한 특성 때문에 구리로 이루어지는 주도전층의 표면에 확산방지막(또는, 캡핑막; capping film)을 형성한다. 특히, 트렌치와 비아홀이 형성된 층간절연막의 상부면에 구리배선의 상부면을 덮도록 실리콘 질화막(SiN film)으로 확산방지막을 증착하여 구리원자의 확산을 방지하고 있다. 이때, 확산방지막은 SiH4와 NH3가스를 이용하여 비교적 고온(예컨대, 400℃ 이상)에서 화학 기상 증착(Chemical Vapor Deposition; 이하, 'CVD'라 함) 공정을 통해 형성하는 것이 통례이다.
그러나, 확산방지막 형성공정, 예컨대 CVD 공정시 고온에 의한 열적 스트레스(Stress)에 의해 힐록(Hillock) 현상이 발생되고, SiH4와 구리원자가 반응하여 구리금속 배선과 확산방지막 사이에 구리 실리사이드막(Cu-silicide film)이나 산화구리가 형성되어 구리금속 배선의 면저항(sheet resistance)이 증가하는 원인이 된다. 이러한, 구리 실리사이드막의 결점은 후속 노광과 식각공정에 영향을 미치게 되어 일부 비아홀은 크기가 작아지고, 일부 비아홀은 크기가 커지는 기현상을 발생시킨다.
한편, 2001년 발표된 'K. Takeda, Jpn.J.Appl.Phys. Vol.40'에 의하면, "구리 다마신 구조에서의 TDDB(Time Dependent Dielectric Breakdown) 현상은 실리콘 질화막과 구리금속 배선의 계면에서 주로 발생된다"라고 보고 되고 있다. 이러한 결과는 실리콘 질화막과 구리금속 배선의 계면에서 잔존하는 결점을 줄이고, 접합력을 증진시켜야 함을 암시하고 있다. 또한, 확산방지막으로 사용되는 실리콘 질화막은 박막내에 핀홀(pin hole)이 다량 존재하고, PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 이용하여 증착하는 경우에는 박막의 표면 거칠기가 거칠어 후속 공정에서 구리원자의 확산을 충분히 방지하지 못하게 된다. 이에 따라, 하부배선과 상부배선 사이의 누설전류를 증가시켜 소자의 신뢰성을 열화시키는 원인이 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 구리금속 배선과 확산방지막 사이에 구리 실리사이드막의 형성을 방지하는데 그 목적이 있다.
또한, 본 발명은 확산방지막의 증착공정시 열적 스트레스에 의한 힐록현상의 발생을 억제하는데 다른 목적이 있다.
또한, 본 발명은 구리배선과 확산방지막 사이의 계면에 발생하는 결점을 최대한 감소시켜 구리배선과 확산방지막 사이의 계면특성을 향상시키는데 또 다른 목적이 있다.
또한, 본 발명은 반도체 소자의 신뢰성을 향상시키는데 또 다른 목적이 있다.
도 도 1은 본 발명의 제1 실시예에 따른 구리 확산방지막 형성방법을 설명하기 위하여 도시한 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 구리 확산방지막 형성방법을 설명하기 위하여 도시한 단면도이다.
도 3 내지 도 8은 본 발명의 제3 실시예에 따른 구리배선 제조방법을 설명하기 위하여 도시한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
102, 202, 302 : 반도체 기판 104, 204 : 구리 금속층
106, 206 : 구리 확산방지막 304 : 제1 식각정지층
306 : 제1 층간절연막 308 : 제1 확산방지막
310 : 하부배선 312 : 제1 선택 확산방지막
314 : 제2 층간절연막 316 : 제2 식각정지층
318 : 제3 층간절연막 320 : 비아홀
322 : 트렌치 324 : 제2 확산방지막
326 : 구리배선 328 : 제2 선택 확산방지막
330 : 제3 식각정지층 332 : 제4 층간절연막
334 : 제3 확산방지막 336 : 상부배선
본 발명의 일측면에 따르면, 최상층이 구리 금속층으로 이루어진 하부배선을 포함하는 하부구조와, 금속층으로 이루어진 상부배선을 포함하는 상부구조 간에 상기 하부배선의 구리원자의 확산을 방지하기 위하여, 상기 하부배선 상에 선택적으로 코발트 소오스 전구체, 텅스텐 소오스 전구체 및 수소 환원기체를 이용하여 CoW 박막의 구리 확산방지막을 형성하는 방법을 제공한다.
본 발명의 다른 측면에 따르면, 최상층이 구리금속으로 이루어진 하부배선을 포함하는 하부구조와, 금속층으로 이루어진 상부배선을 포함하는 상부구조 간에 상기 하부배선의 구리원자의 확산을 방지하기 위하여, 텅스텐막과 코발트막의 적층구조 또는 코발트막과 텅스텐막의 적층구조로 이루어진 구리 확산방지막을 형성하는 방법을 제공한다.
본 발명의 또 다른 측면에 따르면, 하부구조가 형성된 반도체 기판 상에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막의 일부를 식각하고, 식각되는 부위에 구리금속으로 이루어진 하부배선을 형성하는 단계와, 상기 하부배선 상에 선택적으로 선택 확산방지막을 형성하되, 상기 선택 확산방지막은 코발트 소오스 전구체, 텅스텐 소오스 전구체 및 수소 환원기체를 이용하여 CoW 박막으로 형성하거나, 텅스텐막과 코발트막의 적층구조로 형성하거나, 코발트막과 텅스텐막의 적층구조로 형성하는 단계와, 전체 구조 상부에 제2 층간절연막을 형성하는 단계와, 상기 선택 확산방지막의 일부가 노출되도록 상기 제2 층간절연막의 일부를 식각하고, 식각되는 부위에 금속물질로 이루어진 상부배선을 형성하는 단계를 포함하는 구리배선 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 제1 실시예에 따른 구리 확산방지막의 형성방법을 설명하기 위하여 도시한 단면도이다.
도 1을 참조하면, 소정의 하부구조(미도시)가 형성된 반도체 기판(102) 상에 구리 금속층(104)을 형성한다. 그런 다음, 구리 금속층(104) 상에 저온 증착이 가능하고 구리원자의 확산 방지능력이 우수한 CoW막을 이용하여 구리 확산방지막(106)을 형성한다.
구리 확산방지막(106)은 LPCVD(Low Pressure CVD) 방식을 이용하여 증착하되, 코발트(Co) 소오스 전구체, 텅스텐(W) 소오스 전구체 및 수소(H2) 환원기체를 이용하여 증착한다. 코발트 소오스 전구체로는 Co2(CO)8, HCo(CO)4또는 (CF3)Co(CO)4를 사용하고, 텅스텐 소오스 전구체로는 WF6를 사용한다. 이 외에도 구리 확산방지막(106)은 코발트 또는 텅스텐을 소오스로 하는 전구체들은 모두 사용할 수 있다.
예컨대, 확산방지막(106)을 형성하기 위한 LPCVD 방식의 증착조건은 증착타겟을 100Å 내지 1000Å의 두께로 설정하여 실시한다. 구체적으로, 증착조건은 증착반응기로 코발트 소오스 전구체와 텅스텐 소오스 전구체를 각각 10sccm 내지 500sccm의 유량으로 공급하고, 수소를 200sccm 내지 5000sccm의 유량으로 공급하고, 증착반응기의 압력을 0.001Torr 내지 100Torr 정도로 하며, 증착반응기의 온도를 200℃ 내지 400℃ 정도로 설정한다.
한편, LPCVD 방식의 증착공정을 통해 형성된 CoW막은 하기의 반응식1과 같이 형성된다. 여기서는, 코발트 소오스 전구체로 Co2(CO)8를 사용하고, 텅스텐 소오스 전구체로 WF6를 사용한 경우에 형성된 CoW 박막의 반응식에 대해서만 설명하기로 한다.
Co2(CO)8+ 2WF6+ 14H2→2CoW + 12HF + 4CO2+ 4CH4
상기에서 설명한 구리 확산방지막(106)의 CoW 박막은 구리원자의 확산 방지능력이 우수하여 소자의 면저항을 효율적으로 감소시킬 수 있다. 특히 CoW 박막은 구리 금속층(104)과의 접촉력이 우수할 뿐만 아니라, 기타의 산화막 등과의 접촉력 또한 우수하다. 이에 따라, 구리 금속층(104)과 구리 확산방지막(106) 사이의 계면에서 발생하는 구리 실리사이드막의 형성 및 결점(defect)을 최대한 억제할 수 있다.
도 2는 본 발명의 제2 실시예에 따른 구리 확산방지막의 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 2를 참조하면, 소정의 하부구조(미도시)가 형성된 반도체 기판(202) 상에 구리 금속층(204)을 형성한다. 그런 다음, 구리 금속층(204) 상에 구리 확산방지막(206)을 형성한다. 이때, 구리 확산방지막(206)은 적층구조로 형성하되, 하부층으로 텅스텐막(206a)을 형성하고, 상부층으로 코발트막(206b)을 형성한다. 그러나, 구리 확산방지막(206)은 하부층으로 코발트막을 형성하고, 상부층으로 텅스텐막을 형성할 수도 있다. 여기서, 텅스텐막(206a)과 코발트막(206b)은 인시튜(in-situ) 방식으로 LPCVD 방식의 증착공정을 연속적으로 실시하여 동일 증착반응기 내에서 순차적으로 형성한다.
예컨대, 텅스텐막(206a)을 형성하기 위한 LPCVD 방식의 증착조건은 증착타겟을 50Å 내지 500Å의 두께로 설정하여 실시한다. 구체적으로, 증착조건은 증착반응기로 WF6를 5sccm 내지 500sccm으로 공급하고, 수소를 50sccm 내지 5000sccm으로 공급하고, 증착반응기의 압력을 0.001Torr 내지 100Torr 정도로 하고, 증착반응기의 온도를 300℃ 내지 450℃ 정도로 설정한다.
한편, LPCVD 방식의 증착공정을 통해 형성된 텅스텐막(206a)의 반응식은 하기의 반응식2와 같다.
WF6+ 3H2→W + 6HF
한편, 코발트막(206b)을 형성하기 위한 LPCVD 방식의 증착조건은 증착타겟을 50Å 내지 500Å의 두께로 설정하여 실시한다. 구체적으로, 증착조건은 증착반응기로 Co2(CO)8, HCo(CO)4또는 (CF3)Co(CO)4를 5sccm 내지 500sccm으로 공급하고, 증착반응기로 수소를 500sccm 내지 5000sccm으로 공급하고, 증착반응기의 압력을 0.001Torr 내지 100Torr 정도로 하고, 증착반응기의 온도를 200℃ 내지 450℃ 정도로 설정한다.
한편, LPCVD 방식의 증착공정을 통해 형성된 코발트막(206b)의 반응식은 하기의 반응식3과 같다. 여기서는 그 설명의 편의를 위해 일례로 Co2(CO)8의 반응식에 대해서만 설명하기로 한다.
Co2(CO)8+ 8H2→2Co + 4CO2+ 4CH4
상기에서, 도 1 및 도 2를 통해 설명한 본 발명의 제1 및 제2 실시예에서, 구리 확산방지막(106 및 206)을 증착한 후, 그 상부에는 소정의 상부구조(미도시)가 형성될 수도 있다.
이하에서는, 상기의 본 발명의 제1 및 제2 실시예를 통한 구리 확산방지막 형성방법을 이용하여 구리배선 제조방법을 제3 실시예를 통해 구체적으로 설명하기로 한다. 여기서는 일례로 BEOL(Back End Of Line) 다마신 배선공정에 관해서 설명하기로 한다.
도 3 내지 도 8은 본 발명의 제3 실시예에 따른 구리배선 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 3을 참조하면, 소정의 하부구조(미도시)가 형성된 반도체 기판(302) 상에 후속 트렌치(미도시)를 형성하기 위한 식각공정시 식각정지층으로 기능하는 트렌치 식각정지층(trench etch stop layer)(이하, '제1 식각정지층'이라 함)(304)을 증착한다.
이어서, 전체 구조 상부에 저유전 물질로, 예컨대 실리콘 산화물, 불소 함유 실리콘 산화물 또는 불소 함유 산화물 등을 이용하여 절연막(이하, '제1 층간절연막'이라 함)(306)을 증착한다. 일반적으로, 불소 함유 실리콘 산화물은 실리콘 산화물보다 낮은 유전율을 가지며, 이러한 유전율은 불소 함유량을 조절하여 그 제어가 가능하다.
이어서, 전체 구조 상부에 포토레지스트막(photoresist film)을 전면 코팅한 후 포토 마스크(photomask)를 이용한 노광 및 현상공정을 순차적으로 실시하여 제1 층간절연막(306)의 일부가 노출되는 포토레지스트 패턴(photoresist pattern; 미도시)을 형성한다.
이어서, 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 건식 또는 습식방식으로 실시하여 노출되는 제1 층간절연막(306) 및 제1 식각정지층(304)을 식각한다. 이로써, 반도체 기판(302)의 일부가 노출되는 트렌치가 형성된다. 그런 다음, 스트립공정을 실시하여 포토레지스트 패턴을 제거한다.
이어서, 트렌치 내부면(즉, 내측면과 저면)에 확산방지막(이하, '제1 확산방지막'이라 함)(308)을 형성한다. 예컨대, 제1 확산방지막(308)은 후속 제1 구리 금속층(310)의 원자가 제1 층간절연막(306)으로 확산되는 것을 방지하기 위하여 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2중 어느 하나로 형성한다.
이어서, 트렌치를 매립하도록 구리 금속층(이하, '하부배선'이라 함)(310)을 형성한다. 하부배선(310)은 구리금속 대신에 Al, Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co 중 어느 하나로 이루어진 금속층으로 형성할 수도 있다. 이때, 하부배선(310)은 전기도금 방식을 이용하여 형성할 수도 있다. 예컨대, 전기도금 방식을 이용하여 구리금속을 증착할 경우에는, 우선 구리금속을 증착한 후, 어닐링 공정(Annealing)을 실시하여 상기 구리금속을 결정화하여 형성한다.
도 4를 참조하면, 하부배선(310)의 상부에 선택적으로 확산방지막(이하, 제1 선택 확산방지막'이라 함)(312)을 형성한다. 제1 선택 확산방지막(312)은 도 1에서 설명된 제1 실시예에서와 같이 CoW막의 단일막으로 형성하거나, 도 2에서 설명된 제2 실시예에서와 같이 텅스텐막 및 코발트막의 적층구조 또는 코발트막 및 텅스텐막의 적층구조로 형성한다.
예컨대, 제1 선택 확산방지막(312)은 도 1의 제1 실시예 또는 도 2의 제2 실시예에서 설명한 방법을 통해 전체 구조 상부에 CoW막 또는 텅스텐막과 코발트막 적층구조로 증착한 후 포토리소그래피(photolithography) 공정을 실시하여 하부배선(310)의 상부에만 선택적으로 형성한다. 여기서, 제1 선택 확산방지막(312)은제1 확산방지막(308) 상에도 형성될 수 있다.
도 5를 참조하면, 전체 구조 상부에 저유전 물질로, 예컨대 실리콘 산화물, 불소 함유 실리콘 산화물 또는 불소 함유 산화물 등을 이용하여 절연막(이하, '제2 층간절연막'이라 함)(314)을 증착한다. 후속공정에 의해 제2 층간절연막(314)의 일부에는 비아홀(320)이 형성된다.
이어서, 제2 층간절연막(314) 상에 후속 트렌치(322)를 형성하기 위한 식각공정시 식각정지층으로 기능하는 트렌치 식각정지층(이하, '제2 식각정지층'이라 함)(316)을 증착할 수 있다.
이어서, 제2 식각정지층(316) 상에 제2 층간절연막(314)과 동일한 저유전 물질들 중 어느 하나를 이용하여 절연막(이하, '제3 층간절연막'이라 함)(318)을 증착한다. 후속공정에 의해 제3 층간절연막(318)의 일부에는 트렌치(322)가 형성된다.
이어서, 선비아방식 또는 후비아방식으로 듀얼 다마신 공정을 실시하여 비아홀(320)과 트렌치(322)를 형성한다. 구체적으로, 선비아방식은 포토리소그래피 공정을 실시하여 우선적으로 제3 층간절연막(318), 제2 식각정지층(316) 및 제2 층간절연막(314)을 순차적으로 식각하여 비아홀(320)을 형성한다. 그런 다음, 다른 포토리소그래피 공정을 실시하여 제3 층간절연막(318) 및 제2 식각정지층(316)을 식각하여 비아홀(320)보다 폭이 넓은 트렌치(322)를 형성한다. 후비아방식은 포토리소그래피 공정을 실시하여 우선적으로 제3 층간절연막(318) 및 제2 식각정지층(316)을 식각하여 트렌치(322)를 형성한다. 그런 다음, 다른 포토리소그래피 공정을 실시하여 제2 층간절연막(314)을 식각하여 트렌치(322)보다 폭이 좁은 비아홀(320)을 형성한다.
한편, 도 5에 도시된 바와 같이 제2 식각정지층(316)은 트렌치(322)와 동일한 폭으로 패터닝될 수 있고, 반도체 소자의 특성 및 공정상의 편의를 고려하여 설계시 비아홀(320)과 동일한 폭으로 패터닝될 수도 있다. 또한, 제1 선택 확산방지막(312)은 반도체 소자의 특성 및 공정상의 편의를 고려하여 비아홀(320) 형성공정시 일부가 하부배선(310) 상에 잔재되도록 식각되거나, 하부배선(310)이 노출되도록 식각될 수도 있다.
도 6을 참조하면, 비아홀(320) 및 트렌치(322)의 내부면(즉, 내측면과 저면)에 확산방지막(이하, '제2 확산방지막'이라 함)(324)을 형성한다. 예컨대, 제2 확산방지막(324)은 후속 제2 구리 금속층(326)의 원자가 제2 층간절연막(314) 또는 제3 층간절연막(318)으로 확산되는 것을 방지하기 위하여 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2중 어느 하나로 형성한다.
이어서, 비아홀(320) 및 트렌치(322)를 매립하도록 전체 구조 상부에 구리 금속층(326)을 증착한다. 여기서, 구리 금속층(326)은 전기도금 방식을 이용하여 증착할 수도 있다. 즉, 구리 금속층(326)은 제2 확산방지막(324)의 상에 구리금속으로 시드층(미도시)을 증착한 후 이 시드층을 시드(seed)로 하여 시드층 상에 구리금속을 증착하여 형성한다.
이어서, CMP(Chemical Mechanical Polishing) 방식을 이용한 평탄화 공정을실시하여 비아홀(320) 및 트렌치(322)를 매립하도록 구리 금속층(326)을 평탄화하여 구리배선을 형성한다. 이하에서는, 구리 금속층(326)과 구리배선을 동일한 부재로 설명됨에 따라 구리배선의 참조부호를 구리 금속층(326)과 동일한 참조부호로 사용하기로 한다.
도 7을 참조하면, 구리배선(326)의 상부에 선택적으로 확산방지막(이하, 제2 선택 확산방지막'이라 함)(328)을 형성한다. 제2 선택 확산방지막(328)은 도 1에서 설명된 제1 실시예에서와 같이 CoW막의 단일막으로 형성하거나, 도 2에서 설명된 제2 실시예에서와 같이 텅스텐막 및 코발트막의 적층구조 또는 코발트막 및 텅스텐막의 적층구조로 형성한다.
예컨대, 제2 선택 확산방지막(328)은 도 1의 제1 실시예 또는 도 2의 제2 실시예에서 설명한 방법을 통해 전체 구조 상부에 CoW 박막 또는 텅스텐막과 코발트막 적층구조로 증착한 후 포토리소그래피 공정을 실시하여 구리배선(326)의 상부에만 선택적으로 형성한다. 여기서, 제2 선택 확산방지막(328)은 제2 확산방지막(324) 상에도 형성될 수 있다.
도 8을 참조하여 전체 구조 상부에 후속 상부배선(336)을 형성하기 위한 트렌치(이하, '상부배선용 트렌치'라 함)(미도시) 형성공정을 설명하면, 제2 선택 확산방지막(328) 상에 식각정지층으로 기능하는 트렌치 식각정지층(이하, '제3 식각정지층'이라 함)(330)을 형성한다.
이어서, 제3 식각정지층(330) 상에 SOG(Sping On Glass), USG(Un-doped Silicate Glass), BPSG(Bron Phosphorus Silicate Glass), PSG(PhosphorusSilicate Glass) 및 TEOS(TetraEthylOrtho Silicate Glass) 중 어느 하나의 물질을 이용하여 절연막(이하, '제4 층간절연막'이라 함)(332)을 형성한다.
이어서, 포토리소그래피 공정을 실시하여 제4 층간절연막(332)과 제3 식각정지층(330)을 식각한다. 이로써, 제2 선택 확산방지막(328)이 노출되는 상부배선용 트렌치가 형성된다. 이때, 제2 선택 확산방지막(328)은 구리배선(326)이 노출되도록 식각되거나, 일부가 구리배선(326) 상에 잔재하도록 식각될 수도 있다.
이어서, 상부배선용 트렌치의 내부면에 확산방지막(이하, '제3 확산방지막'이라 함)(334)을 형성한다. 예컨대, 제3 확산방지막(334)은 상부배선(336)의 원자가 제4 층간절연막(332)으로 확산되는 것을 방지하기 위하여 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2중 어느 하나로 형성한다.
이어서, 상부배선용 트렌치를 매립하도록 금속층을 증착하여 상부배선(336)을 형성한다. 상부배선(336)은 구리금속 대신에 Al, Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co 중 어느 하나로 이루어진 금속층으로 형성할 수도 있다. 이때, 상부배선(336)은 PVD(Physical Vapor Deposiong) 방식 또는 전기도금 방식을 이용하여 형성할 수도 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에서는 구리배선 상에 CoW박막의 확산방지막을 형성함으로써 구리배선과 확산방지막 사이에 형성되는 구리 실리사이드막의 형성을 방지할 수 있다.
또한, 본 발명은 400℃이하의 저온에서 확산방지막을 증착함으로써 열적 스트레스에 의한 힐록현상의 발생을 억제할 수 있다.
또한, 본 발명은 구리배선 상에 CoW박막의 확산방지막을 형성함으로써 구리배선과 확산방지막 사이의 계면에 발생하는 결점을 최대한 감소시켜 구리배선과 확산방지막 사이의 계면특성을 향상시킬 수 있다.
또한, 본 발명은 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (8)

  1. 최상층이 구리 금속층으로 이루어진 하부배선을 포함하는 하부구조와, 금속층으로 이루어진 상부배선을 포함하는 상부구조 간에 상기 하부배선의 구리원자의 확산을 방지하기 위하여,
    상기 하부배선 상에 선택적으로 코발트 소오스 전구체, 텅스텐 소오스 전구체 및 수소 환원기체를 이용하여 CoW 박막의 구리 확산방지막을 형성하는 것을 특징으로 하는 구리 확산방지막 형성방법.
  2. 제 1 항에 있어서,
    상기 코발트 소오스 전구체로는 Co2(CO)8, HCo(CO)4또는 (CF3)Co(CO)4를 사용하는 것을 특징으로 하는 구리 확산방지막 형성방법.
  3. 제 1 항에 있어서,
    상기 텅스텐 소오스 전구체로는 WF6를 사용하는 것을 특징으로 하는 구리 확산방지막 형성방법.
  4. 제 1 항에 있어서,
    상기 CoW 박막은 LPCVD 방식으로 증착하되, 증착반응기로 상기 코발트 소오스 전구체와 상기 텅스텐 소오스 전구체를 각각 10sccm 내지 500sccm의 유량으로 공급하고, 수소를 200sccm 내지 5000sccm의 유량으로 공급하고, 증착반응기의 압력을 0.001Torr 내지 100Torr 정도로 하며, 증착반응기의 온도를 200℃ 내지 400℃ 정도로 설정하여 증착하는 것을 특징으로 하는 구리 확산방지막 형성방법.
  5. 최상층이 구리금속으로 이루어진 하부배선을 포함하는 하부구조와, 금속층으로 이루어진 상부배선을 포함하는 상부구조 간에 상기 하부배선의 구리원자의 확산을 방지하기 위하여,
    텅스텐막과 코발트막의 적층구조 또는 코발트막과 텅스텐막의 적층구조로 이루어진 구리 확산방지막을 형성하는 것을 특징으로 하는 구리 확산방지막 형성방법.
  6. 제 5 항에 있어서,
    상기 텅스텐막은 LPCVD 방식으로 증착하되, 증착반응기로 WF6를 5sccm 내지 500sccm으로 공급하고, 수소를 50sccm 내지 5000sccm으로 공급하고, 증착반응기의 압력을 0.001Torr 내지 100Torr 정도로 하고, 증착반응기의 온도를 300℃ 내지 450℃ 정도로 설정하여 증착하는 것을 특징으로 하는 구리 확산방지막 형성방법.
  7. 제 5 항에 있어서,
    상기 코발트막은 LPCVD 방식으로 증착하되, 증착반응기로 Co2(CO)8, HCo(CO)4또는 (CF3)Co(CO)4를 5sccm 내지 500sccm으로 공급하고, 증착반응기로 수소를 500sccm 내지 5000sccm으로 공급하고, 증착반응기의 압력을 0.001Torr 내지 100Torr 정도로 하고, 증착반응기의 온도를 200℃ 내지 450℃ 정도로 설정하여 증착하는 것을 특징으로 하는 구리 확산방지막 형성방법.
  8. (a) 하부구조가 형성된 반도체 기판 상에 제1 층간절연막을 형성하는 단계;
    (b) 상기 제1 층간절연막의 일부를 식각하고, 식각되는 부위에 구리금속으로 이루어진 하부배선을 형성하는 단계;
    (c) 상기 하부배선 상에 선택적으로 선택 확산방지막을 형성하되, 상기 선택 확산방지막은 코발트 소오스 전구체, 텅스텐 소오스 전구체 및 수소 환원기체를 이용하여 CoW 박막으로 형성하거나, 텅스텐막과 코발트막의 적층구조로 형성하거나, 코발트막과 텅스텐막의 적층구조로 형성하는 단계;
    (d) 전체 구조 상부에 제2 층간절연막을 형성하는 단계; 및
    (e) 상기 선택 확산방지막의 일부가 노출되도록 상기 제2 층간절연막의 일부를 식각하고, 식각되는 부위에 금속물질로 이루어진 상부배선을 형성하는 단계를 포함하는 것을 특징으로 하는 구리배선 제조방법.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100602120B1 (ko) * 2004-09-17 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100606246B1 (ko) * 2005-02-16 2006-07-31 이재갑 우수한 도포성과 낮은 비저항을 갖는 고순도 Ｃｏ 박막의형성방법과 이를 이용한 반도체 장치의 콘택 플러그 형성방법
KR100799077B1 (ko) * 2006-12-11 2008-01-28 동부일렉트로닉스 주식회사 금속 배선 및 그 형성 방법
KR100861873B1 (ko) * 2007-05-17 2008-10-06 주식회사 동부하이텍 반도체 소자 및 그 제조방법
WO2009134840A2 (en) * 2008-04-29 2009-11-05 Applied Materials, Inc. Selective cobalt deposition on copper surfaces
KR101048744B1 (ko) * 2008-09-19 2011-07-14 서울대학교산학협력단 무전해 도금을 통한 코발트 합금 계열의 다층 확산방지막 형성방법
KR101231234B1 (ko) * 2005-08-23 2013-02-08 매그나칩 반도체 유한회사 반도체 소자의 ｍｉｍ 캐패시터 및 그 제조방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037664A (en) * 1997-08-20 2000-03-14 Sematech Inc Dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US6144099A (en) * 1999-03-30 2000-11-07 Advanced Micro Devices, Inc. Semiconductor metalization barrier
JP2001323381A (ja) * 2000-05-16 2001-11-22 Sony Corp めっき方法及びめっき構造
JP2002093747A (ja) * 2000-09-19 2002-03-29 Sony Corp 導体構造の形成方法及び導体構造、並びに半導体装置の製造方法及び半導体装置
JP2002151518A (ja) * 2000-03-08 2002-05-24 Hitachi Ltd 半導体装置およびその製造方法
KR20020059852A (ko) * 2000-10-12 2002-07-13 이데이 노부유끼 반도체 장치 및 그 제조방법
JP2003179000A (ja) * 2001-12-12 2003-06-27 Sony Corp 半導体装置及びその製造方法
JP2003179057A (ja) * 2001-12-12 2003-06-27 Sony Corp 半導体装置及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037664A (en) * 1997-08-20 2000-03-14 Sematech Inc Dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US6144099A (en) * 1999-03-30 2000-11-07 Advanced Micro Devices, Inc. Semiconductor metalization barrier
JP2002151518A (ja) * 2000-03-08 2002-05-24 Hitachi Ltd 半導体装置およびその製造方法
JP2001323381A (ja) * 2000-05-16 2001-11-22 Sony Corp めっき方法及びめっき構造
JP2002093747A (ja) * 2000-09-19 2002-03-29 Sony Corp 導体構造の形成方法及び導体構造、並びに半導体装置の製造方法及び半導体装置
KR20020059852A (ko) * 2000-10-12 2002-07-13 이데이 노부유끼 반도체 장치 및 그 제조방법
JP2003179000A (ja) * 2001-12-12 2003-06-27 Sony Corp 半導体装置及びその製造方法
JP2003179057A (ja) * 2001-12-12 2003-06-27 Sony Corp 半導体装置及びその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100602120B1 (ko) * 2004-09-17 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100606246B1 (ko) * 2005-02-16 2006-07-31 이재갑 우수한 도포성과 낮은 비저항을 갖는 고순도 Ｃｏ 박막의형성방법과 이를 이용한 반도체 장치의 콘택 플러그 형성방법
KR101231234B1 (ko) * 2005-08-23 2013-02-08 매그나칩 반도체 유한회사 반도체 소자의 ｍｉｍ 캐패시터 및 그 제조방법
KR100799077B1 (ko) * 2006-12-11 2008-01-28 동부일렉트로닉스 주식회사 금속 배선 및 그 형성 방법
KR100861873B1 (ko) * 2007-05-17 2008-10-06 주식회사 동부하이텍 반도체 소자 및 그 제조방법
WO2009134840A2 (en) * 2008-04-29 2009-11-05 Applied Materials, Inc. Selective cobalt deposition on copper surfaces
WO2009134840A3 (en) * 2008-04-29 2010-01-14 Applied Materials, Inc. Selective cobalt deposition on copper surfaces
CN102007573B (zh) * 2008-04-29 2013-02-13 应用材料公司 在铜表面上选择性钴沉积
US11384429B2 (en) 2008-04-29 2022-07-12 Applied Materials, Inc. Selective cobalt deposition on copper surfaces
US11959167B2 (en) 2008-04-29 2024-04-16 Applied Materials, Inc. Selective cobalt deposition on copper surfaces
KR101048744B1 (ko) * 2008-09-19 2011-07-14 서울대학교산학협력단 무전해 도금을 통한 코발트 합금 계열의 다층 확산방지막 형성방법

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