KR20040036822A - IPS mode type thin film transistor array panel - Google Patents

IPS mode type thin film transistor array panel Download PDF

Info

Publication number
KR20040036822A
KR20040036822A KR1020020065491A KR20020065491A KR20040036822A KR 20040036822 A KR20040036822 A KR 20040036822A KR 1020020065491 A KR1020020065491 A KR 1020020065491A KR 20020065491 A KR20020065491 A KR 20020065491A KR 20040036822 A KR20040036822 A KR 20040036822A
Authority
KR
South Korea
Prior art keywords
reference electrode
layer
electrode
gate
line
Prior art date
Application number
KR1020020065491A
Other languages
Korean (ko)
Other versions
KR100895308B1 (en
Inventor
김동규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020020065491A priority Critical patent/KR100895308B1/en
Publication of KR20040036822A publication Critical patent/KR20040036822A/en
Application granted granted Critical
Publication of KR100895308B1 publication Critical patent/KR100895308B1/en

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B1/00—Optical elements characterised by the material of which they are made; Optical coatings for optical elements
    • G02B1/10—Optical coatings produced by application to, or surface treatment of, optical elements
    • G02B1/14—Protective coatings, e.g. hard coatings
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13625—Patterning using multi-mask exposure
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

PURPOSE: A horizontal electric field-type TFT substrate is provided to inject a liquid crystal material between an upper substrate and a lower substrate, and to apply an electric field to the liquid crystal material, then to change orientation of the liquid crystal material, thereby inducing a change of a light polarized state. CONSTITUTION: Gate wires(121,123,125) and reference electrode wires are formed on an insulating substrate. The reference electrode wires include the first and second reference electrode lines(131a,131b), a reference electrode(133), and plural connection portions(132). On the reference electrode wires(131a,131b,132) except the gate wires(121,123,125) and the reference electrode(133), a gate insulating layer is formed. A semiconductor layer(154) is deposited on the gate insulating layer. Resistive contact layers(161) are formed on the semiconductor layer(154). Data lines(171) are extended on the resistive contact layers(161) in vertical direction, and source electrodes(173) are deposited on the data lines(171). A protective layer is deposited on the data lines(171) with contact holes(181,183). Pixel electrodes and the reference electrode(133) are deposited on the protective layer.

Description

수평 전계형 박막 트랜지스터 기판{IPS mode type thin film transistor array panel}Horizontal field type thin film transistor substrate {IPS mode type thin film transistor array panel}

본 발명은 박막 트랜지스터 기판으로 특히 수평 전계형 박막 트랜지스터기판에 관한 것이다.The present invention relates to a thin film transistor substrate, in particular to a horizontal field type thin film transistor substrate.

액정 표시 장치는 상부 기판과 하부 기판 사이에 액정 물질을 주입해 놓고 액정에 전계를 인가하여 액정의 배향을 변경시킴으로써 이를 통과하는 빛의 편광 상태에 변화를 유도하고, 편광 상태에 따라 편광판을 통과하는 빛의 양이 달라짐으로써 화상을 표시하는 장치이다.The liquid crystal display injects a liquid crystal material between the upper substrate and the lower substrate and applies an electric field to the liquid crystal to change the orientation of the liquid crystal to induce a change in the polarization state of light passing therethrough, and to pass through the polarizing plate according to the polarization state. The device displays an image by changing the amount of light.

액정에 전계를 인가하기 위해서는 두 개의 전극이 필요한데, 이 중 하나는 각 화소마다 별개로 형성하는 화소 전극이고, 다른 하나는 모든 화소에 공통적으로 형성되며 기준이 되는 전위가 인가되는 기준 전극이다.In order to apply an electric field to the liquid crystal, two electrodes are required, one of which is a pixel electrode which is formed separately for each pixel, and the other is a reference electrode that is commonly formed in all pixels and has a reference potential applied thereto.

액정 표시 장치에는 화소 전극과 기준 전극이 각각 다른 기판에 형성되어 있어서 기판에 대하여 수직 방향의 전계를 형성하는 수직 전계형과 두 전극이 모두 동일한 기판 위에 형성되어 있어서 기판에 대하여 평행 방향의 전계를 형성하는 평행 전계형 액정 표시 장치가 있다. 이중에서 후자를 IPS(In Plane Switching) 모드 액정 표시 장치라고도 하는데, IPS 모드는 광시야각을 구현하는데 유리한 것으로 알려져 있다.In the liquid crystal display device, the pixel electrode and the reference electrode are formed on different substrates, so that both the vertical field type and the two electrodes are formed on the same substrate to form an electric field perpendicular to the substrate, thereby forming an electric field in a parallel direction with respect to the substrate. There is a parallel field type liquid crystal display device. The latter is also referred to as an In Plane Switching (IPS) mode liquid crystal display, and the IPS mode is known to be advantageous for implementing a wide viewing angle.

액정 표시 장치에서 정전 용량(C)과 전압(V)의 관계를 조사한 결과에 따르면 기준 전극과 화소 전극에 형성되어 있는 절연층 또는 보호층의 두께에 따라서 정전 용량 및 전압과의 관계가 변화함을 알수 있다. 즉, 절연층 또는 보호층의 두께가 두꺼울수록 정전 용량과 전압의 히스테리시스(CV-hysteresis)가 커지는 것을 알 수 있다. 또한 플리커와 보호층과의 관계를 조사할 결과 보호층의 두께가 두꺼울수록 플리커의 소멸 속도가 빠르게 나타나는 것을 알 수 있었다.As a result of investigating the relationship between the capacitance C and the voltage V in the liquid crystal display, the relationship between the capacitance and the voltage varies according to the thickness of the insulating layer or the protective layer formed on the reference electrode and the pixel electrode. Able to know. That is, as the thickness of the insulating layer or the protective layer is increased, it can be seen that the hysteresis of the capacitance and the voltage increases. In addition, as a result of examining the relationship between the flicker and the protective layer, the thicker the protective layer, the faster the disappearance of the flicker.

이와 같이, 절연층 또는 보호층의 두께에 따라서 충전되는 전하의 양이 달라지고 따라서 플리커 및 잔상에 영향을 주게 된다. 이러한 문제점을 해결하기 위해서는 기준 전극과 화소 전극에 형성되는 보호층 또는 절연층의 두께를 동일하게 하여 충전되는 전하량이 동일하게 유지되도록 하여야 한다.As such, the amount of charge charged depends on the thickness of the insulating layer or the protective layer, thus affecting flicker and afterimage. In order to solve this problem, the thickness of the protective layer or the insulating layer formed on the reference electrode and the pixel electrode should be the same so that the amount of charged charge remains the same.

그러나 현재 적용되고 있는 IPS 모드는 기준 전극과 화소 전극이 동일한 층에 형성되지 않는다. 즉, 기준 전극은 절연 기판 위에 형성되고, 화소 전극은 기준 전극과 게이트 배선을 덮고 있는 게이트 절연층 위에 형성된다. 이와 같이 종래의 수평 전계형 액정 표시 장치에서는 화소 전극과 기준 전극이 각기 다른 층에 형성되어 비대칭적인 구조를 가진다.However, in the current IPS mode, the reference electrode and the pixel electrode are not formed on the same layer. That is, the reference electrode is formed on the insulating substrate, and the pixel electrode is formed on the gate insulating layer covering the reference electrode and the gate wiring. As described above, in the conventional horizontal field type liquid crystal display, the pixel electrode and the reference electrode are formed in different layers to have an asymmetric structure.

따라서 본 발명은 기준 전극과 화소 전극이 대칭적인 구조를 가지는 박막 트랜지스터 기판을 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a thin film transistor substrate having a symmetrical structure between a reference electrode and a pixel electrode.

도 1a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이다.1A is a layout view of a thin film transistor substrate according to a first exemplary embodiment of the present invention.

도 1b, 1c는 도 1a의 Ib-Ib', Ic-Ic' 선에 대한 단면도이다.1B and 1C are cross-sectional views taken along lines Ib-Ib 'and Ic-Ic' of FIG. 1A.

도 2a 내지 도 5c는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 제조하는 공정을 순서에 따라 도시한 배치도와 단면도이다.2A to 5C are layout and cross-sectional views sequentially illustrating a process of manufacturing a thin film transistor substrate according to a first embodiment of the present invention.

도 6a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이다.6A is a layout view of a thin film transistor substrate according to a second exemplary embodiment of the present invention.

도 6b, 6c는 도 6a의 VIb-VIb', VIc-VIc'선에 대한 단면도이다.6B and 6C are cross-sectional views taken along lines VIb-VIb 'and VIc-VIc' of FIG. 6A.

도 7a 내지 도 10c는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 제조하는 공정을 순서에 따라 도시한 배치도와 단면도이다.7A to 10C are layout and cross-sectional views sequentially illustrating a process of manufacturing a thin film transistor substrate according to a second embodiment of the present invention.

도 11은 본 발명에 따른 효과를 설명하기 위한 도면이다.11 is a view for explaining the effect of the present invention.

상기한 목적을 이루기 위한 본 발명에 따른 수평 전계형 박막 트랜지스터 기판은 투명한 절연 기판, 절연 기판 위에 형성되어 있는 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선, 절연 기판 위에 형성되어 있는 기준 전극선, 기판 위에 형성되어 있는 게이트 절연층, 게이트 절연층 위에 형성되어 있는 반도체층, 반도체층의 소정 영역을 제외한 영역에 형성되어 있는 저항성 접촉층, 저항성 접촉층 위에 형성되어 있는 소스 전극, 드레인 전극, 데이터선, 데이터 패드를 포함하는 데이터 배선, 데이터 배선 위에 형성되어 있으며 드레인 전극을 노출하는 제1 접촉구와 기준 전극선을 노출하는 제2 접촉구를 가지는 보호층, 보호층 위에 형성되어 있으며 제1 접촉구를 통해 드레인 전극과 연결되는 화소 전극, 보호층 위에 형성되어 있으며 제2 접촉구를 통해 기준 전극선과 연결되는 기준 전극을 포함한다.The horizontal field type thin film transistor substrate according to the present invention for achieving the above object is a transparent insulating substrate, a gate line formed on the insulating substrate, a gate wiring including a gate electrode and a gate pad, a reference electrode line formed on the insulating substrate, a substrate A gate insulating layer formed thereon, a semiconductor layer formed on the gate insulating layer, an ohmic contact layer formed in a region excluding a predetermined region of the semiconductor layer, a source electrode, a drain electrode, a data line formed on the ohmic contact layer, A data line including a data pad, a protective layer formed on the data layer and having a first contact hole exposing the drain electrode and a second contact hole exposing the reference electrode line, and formed on the protective layer and drained through the first contact hole. A pixel electrode connected to the electrode and formed on the protective layer; And a reference electrode connected to the reference electrode line through two contact holes.

그리고 소정 영역을 제외한 반도체층, 저항성 접촉층 및 데이터 배선은 동일한 평면 패턴을 가질 수 있다.The semiconductor layer, the ohmic contact layer, and the data line except for the predetermined region may have the same planar pattern.

여기서 화소 전극은 데이터선과 평행한 다수개의 가지를 가지며, 기준 전극은 가지 사이에 위치하도록 형성하고, 기준 전극선은 제1 및 제2 기준 전극선 2개를 포함하고, 이들 제2 기준 전극과 제2 기준 전극선은 연결부에 의하여 연결되는 것이 바람직하다. 또한, 화소 전극의 가지는 연결부와 중첩되며 연결부 보다 기준 전극과 더 가깝게 위치하도록 형성되어 있는 것이 바람직하다.The pixel electrode has a plurality of branches parallel to the data line, the reference electrode is formed to be located between the branches, the reference electrode line includes two first and second reference electrode lines, these second reference electrode and the second reference The electrode wire is preferably connected by a connecting portion. In addition, the branch of the pixel electrode may be formed to overlap the connection part and to be located closer to the reference electrode than the connection part.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 층, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, layer, region, plate, etc. is said to be "on top" of another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

그러면 도면을 참고로 하여 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조 및 제조 방법에 대하여 설명한다.Next, a structure and a manufacturing method of a thin film transistor substrate for a liquid crystal display according to an exemplary embodiment of the present invention will be described with reference to the drawings.

[제1 실시예][First Embodiment]

도 1a는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 1b, 1c는 도 1a의 Ib-Ib'선, Ic'-Ic''선에 대한 단면도이다.1A is a layout view of a thin film transistor substrate for a liquid crystal display according to a first exemplary embodiment of the present invention, and FIGS. 1B and 1C are cross-sectional views taken along lines Ib-Ib 'and Ic'-Ic' of FIG. 1A.

도시한 바와 같이, 절연 기판(110) 위에 게이트 배선(121, 123, 125) 및 기준 전극 배선이 형성되어 있다. 게이트 배선(121, 123, 125)은 가로 방향으로 길게 형성되어 있는 게이트선(121), 게이트선(121)의 일부분인 게이트 전극(123), 게이트선(121)의 일단에 형성되어 외부 신호를 전달 받는 게이트 패드(125)로 이루어진다.As illustrated, gate wirings 121, 123, and 125 and reference electrode wirings are formed on the insulating substrate 110. The gate wires 121, 123, and 125 are formed at one end of the gate line 121, the gate electrode 123, which is a part of the gate line 121, and the gate line 121, which are formed to extend in the horizontal direction, to external signals. The gate pad 125 receives the transfer.

기준 전극 배선은 제1 및 제2 기준 전극선(131a, 131b), 기준 전극(133) 및 다수개의 연결부(132)를 포함한다. 여기서 제1 및 제2 기준 전극선(131a, 131b)과 연결부(132)는 게이트 배선(121, 123, 125)과 동일한 층에 형성되어 있으나 기준 전극(133)은 후술하는 화소 전극(190)과 동일한 층에 형성되어 있다.The reference electrode wiring includes first and second reference electrode lines 131a and 131b, a reference electrode 133, and a plurality of connection parts 132. Here, the first and second reference electrode lines 131a and 131b and the connecting portion 132 are formed on the same layer as the gate lines 121, 123 and 125, but the reference electrode 133 is the same as the pixel electrode 190 described later. Formed in layers.

제1 및 제2 기준 전극선(131a, 131b)은 게이트선(121)과 평행하도록 형성되어 있다. 그리고 연결부(132)는 데이터선(171)과 평행하고, 제1 및 제2 기준 전극선(131a, 131b)과 연결되어 제1 및 제2 기준 전극선(131a, 131b)을 전기적으로 연결한다. 연결부(132)는 중앙이 소정 각도로 구부러져 있다. 기준 전극(133)은제4 접촉구(184)를 통해 제1 기준 전극선(131a) 또는 제2 기준 전극선(131b)과 연결되어 있다.The first and second reference electrode lines 131a and 131b are formed to be parallel to the gate line 121. The connection part 132 is parallel to the data line 171 and is connected to the first and second reference electrode lines 131a and 131b to electrically connect the first and second reference electrode lines 131a and 131b. The connection part 132 has the center bent at a predetermined angle. The reference electrode 133 is connected to the first reference electrode line 131a or the second reference electrode line 131b through the fourth contact hole 184.

게이트 배선(121, 123, 125)과 기준 전극(133)을 제외한 기준 전극 배선(131a, 131b, 132) 위에는 게이트 절연층(140)이 형성되어 있다. 게이트 절연층(140) 위에는 반도체층(151, 154)이 형성되어 있다. 반도체층(151, 154)은 게이트 전극(123) 상부에 위치하는 박막 트랜지스터의 채널부(154)와 세로 방향으로 길게 뻗어 있으며 채널부(154)를 상하로 연결하고 있는 데이터선부(151)를 포함한다. 반도체층(151, 154)의 위에는 저항성 접촉층(161, 163, 165)이 형성되어 있다. 저항성 접촉층(161, 163, 165)은 채널부(154) 위에서 양쪽으로 분리되어 소스부 접촉층(163)과 드레인부 접촉층(165)을 이루는 점을 제외하고는 반도체층(151, 154)과 동일한 평면적 모양을 가진다. 여기서 저항성 접촉층(161, 163, 165)은 N형 불순물로 고농도로 도핑된 비정질 규소로 이루어져 있다.The gate insulating layer 140 is formed on the reference electrode wirings 131a, 131b, and 132 except for the gate wirings 121, 123, and 125 and the reference electrode 133. The semiconductor layers 151 and 154 are formed on the gate insulating layer 140. The semiconductor layers 151 and 154 extend in the longitudinal direction with the channel portion 154 of the thin film transistor positioned on the gate electrode 123 and include a data line portion 151 connecting the channel portion 154 up and down. do. Ohmic contacts 161, 163, and 165 are formed on the semiconductor layers 151 and 154. The ohmic contacts 161, 163, and 165 may be separated on both sides of the channel portion 154 to form a source portion contact layer 163 and a drain portion contact layer 165. Have the same planar shape as The ohmic contacts 161, 163, and 165 are made of amorphous silicon doped with N-type impurities at a high concentration.

저항성 접촉층(161, 163, 165) 위에는 데이터선(171)이 세로 방향으로 뻗어 있고, 데이터선(171)에는 분지로서 소스 전극(173)이 형성되어 있다. 소스 전극(173)은 소스부 접촉층(163) 위에 형성되어 있다. 드레인부 접촉층(165)의 위에는 드레인 전극(175)이 형성되어 있고, 드레인 전극(175)은 화소 전극(190)과 연결되어 있다. 드레인 전극(175)의 일부는 화소 전극과 연결되는 부분으로 드레인 접촉층(165) 위에 형성되지 않을 수 있다. 그리고 데이터선(171)의 일단에는 외부 회로와 연결하기 위한 데이터 패드(179)가 형성되어 있다.The data line 171 extends in the vertical direction on the ohmic contacts 161, 163, and 165, and the source electrode 173 is formed on the data line 171 as a branch. The source electrode 173 is formed on the source contact layer 163. A drain electrode 175 is formed on the drain contact layer 165, and the drain electrode 175 is connected to the pixel electrode 190. A portion of the drain electrode 175 is connected to the pixel electrode and may not be formed on the drain contact layer 165. One end of the data line 171 is provided with a data pad 179 for connecting to an external circuit.

데이터선(171) 위에는 제1 내지 제4 접촉구(181 내지 184)를 가지는 보호층(180)이 형성되어 있다. 제1 접촉구(181)는 드레인 전극(175)을 노출하고, 제2 접촉구(182)는 게이트 패드(125)를 노출하고, 제3 접촉구(183)는 데이터 패드(185)를 노출하고, 제4 접촉구(184)는 제1 또는 제2 기준 전극선(131a, 131b)을 노출한다. 보호층(180)은 소스 전극(173)과 드레인 전극(175) 사이에 노출되어 있는 비정질 규소층(154)의 채널부를 보호하는 역할을 한다.The passivation layer 180 having the first to fourth contact holes 181 to 184 is formed on the data line 171. The first contact hole 181 exposes the drain electrode 175, the second contact hole 182 exposes the gate pad 125, and the third contact hole 183 exposes the data pad 185. The fourth contact hole 184 exposes the first or second reference electrode lines 131a and 131b. The passivation layer 180 protects the channel portion of the amorphous silicon layer 154 exposed between the source electrode 173 and the drain electrode 175.

보호층(180) 위에는 ITO(indium tin oxide)와 같은 투명한 도전 물질로 이루어진 화소 전극(190)과 기준 전극(133)이 형성되어 있다. 또한, 보조 게이트 패드(95) 및 보조 데이터 패드(97)도 함께 형성되어 있다. 화소 전극(190)은 게이트선(121)과 데이터선(131)에 의해 정의되는 화소 영역 내에 위치하며, 데이터선(171)과 평행한 다수개의 가지를 가지도록 형성되어 있다. 여기서 화소 전극(190)의 가지들은 연결부(132)와 중첩되며 기준 전극(133)은 화소 전극(190)의 가지 사이에 위치하도록 형성되어 있다. 그리고 연결부(132)와 중첩되지 않은 화소 전극(190)은 연결부(132)보다 기준 전극(132)과 더 가깝도록 형성하여 기준 전극(133)과 화소 전극(190) 사이에 수평 전계가 형성되도록 한다. 또한, 연결부(132)와 중첩되는 화소 전극(190)의 면적이 종래보다 넓기 때문에 종래보다 충분한 유지 용량(Cst)를 형성할 수 있다.The pixel electrode 190 and the reference electrode 133 made of a transparent conductive material such as indium tin oxide (ITO) are formed on the passivation layer 180. In addition, the auxiliary gate pad 95 and the auxiliary data pad 97 are also formed. The pixel electrode 190 is positioned in the pixel area defined by the gate line 121 and the data line 131, and is formed to have a plurality of branches parallel to the data line 171. The branches of the pixel electrode 190 overlap the connection part 132 and the reference electrode 133 is formed to be positioned between the branches of the pixel electrode 190. The pixel electrode 190 that does not overlap the connecting portion 132 is formed closer to the reference electrode 132 than the connecting portion 132 so that a horizontal electric field is formed between the reference electrode 133 and the pixel electrode 190. . In addition, since the area of the pixel electrode 190 overlapping with the connection part 132 is larger than that of the related art, a sufficient storage capacitor Cst may be formed.

또한, 화소 전극(190)을 투명 도전층으로 형성함으로 종래에 불투명한 도전층으로 형성할 때보다 투과율을 증가시킬 수 있다. 그리고 도 11에 도시한 바와 같이, 색필터 기판(1)과 본 발명에 따른 박막 트랜지스터 기판으로 액정 표시 장치를 형성하여 백라이트(350)로부터 빛이 액정 표시 장치로 입사된다. 본 발명에서는화소 전극(190)을 데이터선(171)과 다른 층에 형성하기 때문에 화소 전극(190)을 데이터선(171)과 인접한 위치에 형성할 수 있고, 그와 중첩하도록 연결부(132)를 둘 수 있기 때문에 데이터선(171)과 화소 전극(190) 사이에서 발생될 수 있는 빛샘을 연결부가 방지한다.In addition, since the pixel electrode 190 is formed of a transparent conductive layer, the transmittance may be increased compared to that of the conventionally opaque conductive layer. As shown in FIG. 11, a liquid crystal display device is formed of the color filter substrate 1 and the thin film transistor substrate according to the present invention, and light is incident on the liquid crystal display device from the backlight 350. In the present invention, since the pixel electrode 190 is formed on a different layer from the data line 171, the pixel electrode 190 may be formed at a position adjacent to the data line 171, and the connection part 132 may be formed to overlap the pixel electrode 190. In this case, the connection part prevents light leakage that may be generated between the data line 171 and the pixel electrode 190.

보조 게이트 패드(95)와 보조 데이터 패드(97)는 각각 제2 및 제3 접촉구(182, 183)를 통하여 게이트 패드(125)와 데이터 패드(179)에 연결되어 있다. 보조 게이트 패드(95)와 보조 데이터 패드(97)는 형성하지 않을 수 있다. 이들도 안정한 ITO, IZO등으로 형성함으로써 패드부의 신뢰성을 향상시킬 수 있다.The auxiliary gate pad 95 and the auxiliary data pad 97 are connected to the gate pad 125 and the data pad 179 through second and third contact holes 182 and 183, respectively. The auxiliary gate pad 95 and the auxiliary data pad 97 may not be formed. By forming these also with stable ITO, IZO, etc., the pad part reliability can be improved.

도 2a 내지 도 5c는 제1 실시예에 따른 박막 트랜지스터 기판을 제조하는 방법을 설명하기 위해 공정순서대로 도시한 도면으로, 첨부한 도면을 참조하여 설명하면 다음과 같다.2A to 5C are diagrams illustrating process steps to explain a method of manufacturing a thin film transistor substrate according to a first embodiment, which will be described below with reference to the accompanying drawings.

도 2a 내지 도 2c에 도시한 바와 같이, 기판(110) 위에 게이트 금속층을 증착하고 사진 식각하여 게이트 배선(121, 123, 125)과 기준 전극(133)을 제외한 기준 전극 배선(131a, 131b, 132)을 형성한다.2A to 2C, a gate metal layer is deposited on the substrate 110 and photo-etched to remove the reference electrode wirings 131a, 131b, and 132 excluding the gate wirings 121, 123, and 125 and the reference electrode 133. ).

그리고 질화 규소로 이루어진 게이트 절연층(140), 불순물이 도핑되지 않은 비정질 규소층(150), 불순물이 도핑되어 있는 비정질 규소층(160)을 형성한다.A gate insulating layer 140 made of silicon nitride, an amorphous silicon layer 150 not doped with impurities, and an amorphous silicon layer 160 doped with impurities are formed.

도 3a 내지 도 3c에 도시한 바와 같이, 불순물이 도핑되어 있는 비정질 규소층(160) 및 불순물이 도핑되지 않은 비정질 규소층(150)을 함께 사진 식각하여 게이트 절연층(140) 위에 반도체층(151, 154)과 불순물이 도핑되어 있는 비정질 규소층 패턴(160A, 161)을 형성한다.As shown in FIGS. 3A to 3C, the amorphous silicon layer 160 doped with impurities and the amorphous silicon layer 150 not doped with impurities are photo-etched together to form a semiconductor layer 151 on the gate insulating layer 140. 154 and amorphous silicon layer patterns 160A and 161 doped with impurities.

도 4a 내지 도 4c에 도시한 바와 같이, 비정질 규소층 패턴(160A, 161) 위에 금속층을 형성한 후 사진 식각 공정으로 데이터 배선(171, 173, 175, 179)을 형성한다. 이 후 데이터 배선(171, 173, 175, 179)으로 가리지 않은 비정질 규소층 패턴(160A)을 식각하여 게이트 전극(123)을 중심으로 양쪽으로 분리되도록 하여 저항성 접촉층(161, 163, 165)을 완성한다.As shown in FIGS. 4A to 4C, the metal layers are formed on the amorphous silicon layer patterns 160A and 161, and then the data lines 171, 173, 175 and 179 are formed by a photolithography process. Thereafter, the amorphous silicon layer pattern 160A, which is not covered by the data wires 171, 173, 175, and 179, is etched so that the ohmic contact layers 161, 163, and 165 are separated on both sides of the gate electrode 123. Complete

도 5a 내지 도 5c에 도시한 바와 같이, 데이터 배선(171, 173, 175, 179) 위에 보호층(180)을 형성한다. 그리고 사진 식각 공정으로 보호층(180) 및 게이트 절연층(140)의 소정 영역을 식각하여 제1 내지 제4 접촉구(181 내지 184)를 형성한다. 제1 접촉구(181)는 드레인 전극(175)을 노출하고, 제2 접촉구(182)는 게이트 패드(125)를 노출하고, 제3 접촉구(183)는 데이터 패드(179)를 노출하고 제4 접촉구(184)는 제1 또는 제2 기준 전극선(131a, 131b)를 노출한다.As shown in FIGS. 5A to 5C, the protective layer 180 is formed on the data lines 171, 173, 175, and 179. The first to fourth contact holes 181 to 184 may be formed by etching a predetermined region of the passivation layer 180 and the gate insulating layer 140 by a photolithography process. The first contact hole 181 exposes the drain electrode 175, the second contact hole 182 exposes the gate pad 125, and the third contact hole 183 exposes the data pad 179. The fourth contact hole 184 exposes the first or second reference electrode lines 131a and 131b.

마지막으로, 보호층(190) 위에 투명한 도전층을 형성한 후 패터닝하여 화소 전극(190) 및 기준 전극(133)을 형성한다. 그리고 보조 게이트 패드(95) 및 보조 데이터 패드(97)도 함께 형성한다. (도 1a 내지 도 1c 참조)Finally, the transparent conductive layer is formed on the protective layer 190 and then patterned to form the pixel electrode 190 and the reference electrode 133. The auxiliary gate pad 95 and the auxiliary data pad 97 are also formed. (See FIGS. 1A-1C)

화소 전극(190)은 제1 접촉구(181)를 통해 드레인 전극(175)과 연결하고, 기준 전극(133)은 제4 접촉구(184)를 통해 제1 또는 제2 기준 전극선(131a, 131b)과 연결하고, 보조 게이트 패드(95)는 제2 접촉구(182)를 통해 게이트 패드(125)와 연결하고, 보조 데이터 패드(97)는 제3 접촉구(183)를 통해 데이터 패드(179)와 연결한다.The pixel electrode 190 is connected to the drain electrode 175 through the first contact hole 181, and the reference electrode 133 is connected to the first or second reference electrode lines 131a and 131b through the fourth contact hole 184. ), The auxiliary gate pad 95 is connected to the gate pad 125 through the second contact hole 182, and the auxiliary data pad 97 is connected to the data pad 179 through the third contact hole 183. ).

[제2 실시예]Second Embodiment

도 6a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 6b, 6c는 도 6a의 VIb-VIb', VIc'-VIc''선에 대한 단면도이다.6A is a layout view of a thin film transistor substrate according to a second exemplary embodiment of the present invention, and FIGS. 6B and 6C are cross-sectional views taken along lines VIb-VIb 'and VIc'-VIc' of FIG. 6A.

제2 실시예에 따른 박막 트랜지스터 기판은 소스 전극과 드레인 전극 사이에 채널이 형성되는 채널부(154)를 제외하고 저항성 접촉층(151), 반도체층(161, 163, 165, 169), 데이터 배선(171, 173, 175, 179)이 동일한 평면 패턴을 가진다는 점이 제1 실시예와 다르고 기타의 구조적 특징은 제1 실시예와 같다. 또한 제1 실시예가 가지는 여러 이점들도 그대로 가진다.In the thin film transistor substrate according to the second exemplary embodiment, the ohmic contact layer 151, the semiconductor layers 161, 163, 165, and 169 except for the channel portion 154 where a channel is formed between the source electrode and the drain electrode, the data line The difference between the first and second structural elements 171, 173, 175, and 179 has the same planar pattern, and the other structural features are the same as those of the first embodiment. It also has the same advantages as the first embodiment.

도 7a 내지 도 10c는 제2 실시예에 따른 박막 트랜지스터 기판을 제조하는 방법을 설명하기 위해 공정순서대로 도시한 도면으로, 첨부한 도면을 참조하여 설명하면 다음과 같다.7A to 10C are diagrams illustrating process steps to explain a method of manufacturing a thin film transistor substrate according to a second embodiment, which will be described below with reference to the accompanying drawings.

도 7a 내지 도 7c에 도시한 바와 같이, 제1 실시예와 동일한 방법으로 게이트 배선(121, 123, 125) 및 기준 전극을 제외한 기준 전극 배선(131a, 131b, 132)을 형성한다. 그리고 이들 위에 게이트 절연층(140), 불순물이 도핑되지 않은 비정질 규소층(150), 불순물이 도핑되어 있는 비정질 규소층(160), 금속층(701)을 형성한다.As shown in Figs. 7A to 7C, the gate wirings 121, 123, and 125 and the reference electrode wirings 131a, 131b, and 132 except for the reference electrode are formed in the same manner as in the first embodiment. The gate insulating layer 140, the amorphous silicon layer 150 without doping impurities, the amorphous silicon layer 160 with doping impurities, and the metal layer 701 are formed thereon.

이후 금속층(701) 위에 감광층을 형성한 후 패터닝하여 감광층 패턴(PR)을 형성한다. 감광층 패턴(PR)은 박막 트랜지스터의 채널부(A : 이하 제1 영역이라 함), 즉 소스 전극(173)과 드레인 전극(175) 사이에 위치한 부분(A)은 데이터 배선(171, 173, 175, 179)이 형성될 부분(B : 이하 제2 영역이라 함) 보다 얇게 형성한다. 그리고 그 외 영역(C : 이하 제3 영역이라 함)의 감광층은 모두 제거한다.이 때, 제1 영역(A)에 남아 있는 감광층의 두께와 제2 영역(B)에 남아 있는 감광층의 두께의 비는 뒤에서 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 영역(A)의 두께를 제2 영역(B) 두께의 1/2 이하로 하는 것이 바람직하다.Thereafter, a photosensitive layer is formed on the metal layer 701 and then patterned to form a photosensitive layer pattern PR. The photosensitive layer pattern PR may include a channel portion (hereinafter referred to as a first region) of the thin film transistor, that is, a portion A positioned between the source electrode 173 and the drain electrode 175. 175 and 179 are formed thinner than the portion (B: second region hereinafter) to be formed. In addition, all the photosensitive layers of the other regions (hereinafter referred to as third regions) are removed. At this time, the thickness of the photosensitive layer remaining in the first region A and the photosensitive layer remaining in the second region B are removed. The ratio of the thickness should be different according to the process conditions in the etching process, which will be described later, but it is preferable that the thickness of the first region A is 1/2 or less of the thickness of the second region B.

이와 같이, 위치에 따라 감광층의 두께를 달리하는 방법으로는 슬릿(slit)을 이용하거나 반투명층을 이용하여 형성할 수 있으므로 선택하여 사용한다.As such, the method of varying the thickness of the photosensitive layer according to the position may be selected using a slit or a translucent layer.

도 8a 내지 도 8c에 도시한 바와 같이, 제3 영역의 금속층(701)을 제거하여 불순물이 도핑된 비정질 규소층(160)을 노출한다. 이후 제1 영역(A)의 감광층과 함께 제3 영역(C)의 불순물이 도핑되어 있는 비정질 규소층(160), 불순물이 도핑되지 않은 비정질 규소층(150)을 식각하여 반도체층(151, 154)을 완성하고 채널부가 연결된 비정질 규소층 패턴(160A, 161) 및 데이터 배선(171, 179, 701A)을 형성한다. 이때 제2 영역(B)의 감광층도 일부 식각된다.8A through 8C, the metal layer 701 of the third region is removed to expose the amorphous silicon layer 160 doped with impurities. Subsequently, the semiconductor layer 151 may be etched by etching the amorphous silicon layer 160 doped with impurities in the third region C together with the photosensitive layer of the first region A and the amorphous silicon layer 150 not doped with impurities. 154 is completed to form the amorphous silicon layer patterns 160A and 161 and the data lines 171, 179, and 701A to which the channel parts are connected. At this time, the photosensitive layer of the second region B is also partially etched.

도 9a 내지 도 9c에 도시한 바와 같이, 애싱하여 제1 영역(A)에 남겨진 감광층 찌꺼기를 제거하고 제1 영역의 금속층(701)을 노출한다. 그리고 제1 영역(A)의 금속층(701), 불순물이 도핑된 비정질 규소층(160)을 제거한 뒤 제2 영역(B)의 감광층 패턴을 제거하여 데이터 배선(171, 173, 175, 179) 및 저항성 접촉층(161, 163, 165, 169)을 완성한다. 이때 제1 영역(A)의 반도체층(154)의 일부가 제거될 수 있다. 제2 영역(B)의 감광층 패턴은 제1 영역(A)의 비정질 규소층을 제거하기 전에 제거할 수 있다.9A to 9C, ashing removes the photosensitive layer residue left in the first region A and exposes the metal layer 701 of the first region. After removing the metal layer 701 of the first region A and the amorphous silicon layer 160 doped with impurities, the photosensitive layer pattern of the second region B is removed to thereby remove the data lines 171, 173, 175, and 179. And resistive contact layers 161, 163, 165, and 169. In this case, a portion of the semiconductor layer 154 of the first region A may be removed. The photosensitive layer pattern of the second region B may be removed before the amorphous silicon layer of the first region A is removed.

도 10a 내지 도 10c에 도시한 바와 같이, 데이터 배선(171, 173, 175,179) 위에 보호층(180)을 형성한다. 그리고 사진 식각하여 게이트 패드(125), 데이터 패드(179), 데이터선(171)을 각각 드러내는 제1 내지 제3 접촉구(181, 182, 183)를 형성한다. 그리고 제1 기준 전극선(131a) 또는 제2 기준 전극선(131b)을 노출하는 제4 접촉구(184)도 함께 형성한다.As shown in FIGS. 10A to 10C, the protective layer 180 is formed on the data lines 171, 173, 175, and 179. Photo etching is performed to form first to third contact holes 181, 182, and 183 exposing the gate pad 125, the data pad 179, and the data line 171, respectively. The fourth contact hole 184 exposing the first reference electrode line 131a or the second reference electrode line 131b is also formed.

마지막으로 보호층 위에 ITO, IZO 등의 투명한 도전체를 증착한 후 사진 식각하여 화소 전극(190) 및 기준 전극(133)을 형성한다. 그리고 보조 게이트 패드(95)와 보조 데이터 패드(97)도 함께 형성한다. (도 7a 내지 도 7c참조)Finally, a transparent conductor such as ITO, IZO, or the like is deposited on the protective layer, and then etched to form the pixel electrode 190 and the reference electrode 133. The auxiliary gate pad 95 and the auxiliary data pad 97 are also formed. (See FIGS. 7A-7C)

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

이상 본 발명에 따른 박막 트랜지스터 기판을 형성하면 동일한 층에 화소 전극 및 기준 전극이 위치하므로 이들에 의해 충전되는 정전 용량을 일정하게 할 수 있다. 따라서 플리커 및 잔상의 변화를 최소화하여 고품질의 박막 트랜지스터 기판을 제공할 수 있다.When the thin film transistor substrate according to the present invention is formed, since the pixel electrode and the reference electrode are positioned in the same layer, the capacitance charged by them can be made constant. Therefore, it is possible to provide a high quality thin film transistor substrate by minimizing the change of flicker and residual images.

Claims (5)

투명한 절연 기판,Transparent insulation substrate, 상기 절연 기판 위에 형성되어 있는 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선,A gate wiring including a gate line, a gate electrode, and a gate pad formed on the insulating substrate; 상기 절연 기판 위에 형성되어 있는 기준 전극선,A reference electrode line formed on the insulating substrate, 상기 기판 위에 형성되어 있는 게이트 절연층,A gate insulating layer formed on the substrate, 상기 게이트 절연층 위에 형성되어 있는 반도체층,A semiconductor layer formed on the gate insulating layer, 상기 반도체층의 소정 영역을 제외한 영역에 형성되어 있는 저항성 접촉층,An ohmic contact layer formed in a region other than a predetermined region of the semiconductor layer, 상기 저항성 접촉층 위에 형성되어 있는 소스 전극, 드레인 전극, 데이터선, 데이터 패드를 포함하는 데이터 배선,A data line including a source electrode, a drain electrode, a data line, and a data pad formed on the ohmic contact layer; 상기 데이터 배선 위에 형성되어 있으며 상기 드레인 전극을 노출하는 제1 접촉구와 상기 기준 전극선을 노출하는 제2 접촉구를 가지는 보호층,A protective layer formed on the data line and having a first contact hole exposing the drain electrode and a second contact hole exposing the reference electrode line; 상기 보호층 위에 형성되어 있으며 상기 제1 접촉구를 통해 상기 드레인 전극과 연결되는 화소 전극,A pixel electrode formed on the protective layer and connected to the drain electrode through the first contact hole; 상기 보호층 위에 형성되어 있으며 상기 제2 접촉구를 통해 상기 기준 전극선과 연결되는 기준 전극을 포함하는 수평 전계형 박막 트랜지스터 기판.And a reference electrode formed on the passivation layer and connected to the reference electrode line through the second contact hole. 제1항에서,In claim 1, 상기 소정 영역을 제외한 반도체층, 저항성 접촉층 및 데이터 배선은 동일한 평면 패턴을 가지는 수평 전계형 박막 트랜지스터 기판.The horizontal field type thin film transistor substrate of which the semiconductor layer, the ohmic contact layer, and the data wiring except the predetermined region have the same planar pattern. 제1항 또는 제2항에서,The method of claim 1 or 2, 상기 화소 전극은 상기 데이터선과 평행한 다수개의 가지를 가지며, 상기 기준 전극은 상기 가지 사이에 위치하도록 형성되어 있는 수평 전계형 박막 트랜지스터 기판.The pixel electrode has a plurality of branches parallel to the data line, and the reference electrode is formed to be positioned between the branches. 제3항에서,In claim 3, 상기 기준 전극선은 제1 및 제2 기준 전극선 2개를 포함하고, 이들 제2 기준 전극과 제2 기준 전극선은 연결부에 의하여 연결되어 있는 수평 전계형 박막 트랜지스터 기판.And the reference electrode line includes two first and second reference electrode lines, and the second reference electrode and the second reference electrode line are connected by a connection part. 제4항에서,In claim 4, 상기 화소 전극의 가지는 상기 연결부와 중첩되며 상기 연결부 보다 상기 기준 전극과 더 가깝게 위치하도록 형성되어 있는 수평 전계형 박막 트랜지스터 기판.And a branch of the pixel electrode overlapping the connection portion and formed to be closer to the reference electrode than the connection portion.
KR1020020065491A 2002-10-25 2002-10-25 IPS mode type thin film transistor array panel KR100895308B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020065491A KR100895308B1 (en) 2002-10-25 2002-10-25 IPS mode type thin film transistor array panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020065491A KR100895308B1 (en) 2002-10-25 2002-10-25 IPS mode type thin film transistor array panel

Publications (2)

Publication Number Publication Date
KR20040036822A true KR20040036822A (en) 2004-05-03
KR100895308B1 KR100895308B1 (en) 2009-05-07

Family

ID=37335462

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020065491A KR100895308B1 (en) 2002-10-25 2002-10-25 IPS mode type thin film transistor array panel

Country Status (1)

Country Link
KR (1) KR100895308B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101318435B1 (en) * 2005-11-03 2013-10-16 엘지디스플레이 주식회사 In-plane switching mode thin film transistor array panel

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4130490B2 (en) * 1997-10-16 2008-08-06 三菱電機株式会社 Liquid crystal display
KR100322969B1 (en) * 1999-12-22 2002-02-01 주식회사 현대 디스플레이 테크놀로지 In-plane switching mode lcd and method for fabricating the same
KR100736114B1 (en) * 2000-05-23 2007-07-06 엘지.필립스 엘시디 주식회사 IPS mode Liquid crystal display device and method for fabricating the same
KR100620322B1 (en) * 2000-07-10 2006-09-13 엘지.필립스 엘시디 주식회사 IPS mode Liquid crystal display device and method for fabricating the same
JP2002323706A (en) * 2001-02-23 2002-11-08 Nec Corp Active matrix liquid crystal display device of transverse electric field system and method for manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101318435B1 (en) * 2005-11-03 2013-10-16 엘지디스플레이 주식회사 In-plane switching mode thin film transistor array panel

Also Published As

Publication number Publication date
KR100895308B1 (en) 2009-05-07

Similar Documents

Publication Publication Date Title
US6028652A (en) Array substrate for display device and manufacturing method thereof
US7295257B2 (en) Thin film transistor array panel for liquid crystal display and method of manufacturing the same
US20040232443A1 (en) Wire structure a thin film transistor substrate of using the wire structure and a method of manufacturing the same
US20080303024A1 (en) Array substrate for fringe field switching mode liquid crystal display device and method of fabricating the same
US6798442B1 (en) Thin film transistor array panel for liquid crystal display and method of manufacturing the same
TW200403859A (en) Thin film transistor array panel
KR20160145229A (en) Thin film transistor, manufacturing method of the same, and display device with the thin film transistor
KR101307961B1 (en) Array substrate for In-Plane Switching mode LCD
KR101799032B1 (en) Array substrate for liquid crystal display and Method for fabricating the same
KR100626600B1 (en) array panel for liquid crystal display and fabricating method of the same
KR100493380B1 (en) Method for manufacturing liquid crystal display device
KR20010055970A (en) a thin film transistor array panel for a liquid crystal display having an electrostatic protection structure and a manufacturing method thereof
KR20060068442A (en) Tft substrate for display apparatus and making method of the same
KR100895308B1 (en) IPS mode type thin film transistor array panel
KR20080058036A (en) An array substrate of liquid crystal display device and the method for fabricating thereof
KR20010091686A (en) a manufacturing method of a thin film transistor array panel for a liquid crystal display
KR101777839B1 (en) Liquid crystal display and manufacturing method thereof
KR100637061B1 (en) Liquid crystal display panel of horizontal electronic field applying type and fabricating method thereof
KR101969428B1 (en) Array subsDAte for fringe field switching mode liquid crystal display device
KR20050003898A (en) Array Substrate of Liquid Crystal Display Device Having Color Filter on Thin Film Transistor (COT) Structure and Method for Fabricating the Same
KR100631369B1 (en) Array Panel used for a Liquid Crystal Display and method for fabricating the same
KR100895310B1 (en) Thin film transistor array panel
KR100391155B1 (en) array panel for liquid crystal display devices and manufacturing method of the same
KR100623978B1 (en) Thin film transistor array panel for liquid crystal display
KR20050035676A (en) Liquid crystal display panel and fabricating method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee