KR20040036798A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리 영역의 가장 자리에 식각 경사면을 형성하고, 패드 산화막 및 패드 질화막 패턴의 측벽에 절연막으로 스페이서를 형성한 상태에서 트렌치를 형성한 후 절연물질로 트렌치를 매립하여 소자 분리막을 형성함으로써, 트렌치의 상부 모서리가 둥글게 형성되어 전계가 집중되는 것을 방지하고 절연막 스페이서에 의해 소자 분리막의 상부가 넓게 형성되어 화학적 기계적 연마 공정 후 패드 질화막 및 패드 산화막 제거 시 소자 분리막의 상부 모서리에 모우트(Moat)가 발생되는 것을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 공정으로 형성된 소자 분리막의 상부 모서리(Top corner)에 모우트(Moat)가 발생되고 전계가 집중되는 것을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로, 반도체 기판은 트랜지스터를 포함한 각종 반도체 소자가 형성되는 활성 영역(Active region)과 반도체 소자를 전기적으로 격리하기 위하여 소자 분리막이 형성되는 소자분리 영역(Isolation region)으로 구분된다.
소자 분리막을 형성하는 공정으로는 LOCOS(Local Oxidation) 공정과, STI(Shallow Trench Isolation) 공정이 있다. LOCOS 공정은 패드 산화막과 패드 질화막을 순차적으로 형성하고 식각 공정으로 소자분리 영역의 기판을 노출시킨 후 산화공정으로 기판의 노출된 영역을 산화시켜 소자 분리막을 형성하는 공정이다. STI 공정은 패드 산화막과 패드 질화막을 순차적으로 형성하고 식각 공정으로 소자분리 영역의 기판을 노출시킨 후 기판의 노출된 영역을 식각하여 트렌치를 형성하고 절연물질로 트렌치를 매립하여 소자 분리막을 형성하는 공정이다.
상기에서, LOCOS 공정은 장시간의 고온 산화 공정으로 진행되므로 기판에 주입된 채널 저지 이온이 측면으로 확산되고, 버즈 빅(Bird's beak)이 발생되어 소자의 전기적 특성을 저하시키는 문제점이 발생된다. 또한, 소자 분리막을 깊게 형성할 경우 기판에 스트레스가 가해지고 평탄성이 저하되며 버즈 빅에 의해 소자 분리막의 가장자리가 얇아지는 현상(Field Thinning Effect)이 심하게 발생되어 소자분리 특성이 저하되는 문제점이 발생될 수 있다. 따라서, 0.25um 이하의 제조 공정에서는 LOCOS 공정을 적용하여 소자 분리막을 형성하는데 한계가 있다.
이러한 LOCOS 공정의 문제점을 해결하기 위하여 0.25um 이하의 제조 공정에서는 STI 공정으로 소자 분리막을 형성한다. STI 공정으로 소자 분리막을 형성할 경우, 버즈 빅이 발생하지 않고 소자 분리 특성이 우수하다는 장점이 있다. 하지만, STI 공정으로 소자 분리막을 형성하는 경우에는 상부 모서리(Top coner)와 하부 모서리(Bottom corner)에 전계가 집중되어 소자의 전기적 특성이 저하되는 문제점이 있으며, 디자인 룰이 작아지면서 트렌치를 절연물질로 매립하는데 어려움이 있다. 또한, 트렌치를 절연물질로 매립하기 위하여 전체 상부에 절연물질층을 형성한 후에는 트렌치에만 절연물질을 잔류시키기 위하여 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정과 같은 평탄화 공정이 진행되어야 하며, 이로 인해 소자 분리막을 형성한 후 기판 표면의 균일도가 저하되고 소자 분리막의 상부 가장자리에 모우트(Moat)가 발생되어 INWE(Inverse Narrow Width Effect) 및 험프(Hump)와 같은 부작용이 발생될 수 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소자 분리 영역의 가장 자리에 식각 경사면을 형성하고, 패드 산화막 및 패드 질화막 패턴의 측벽에 절연막으로 스페이서를 형성한 상태에서 트렌치를 형성한 후 절연물질로 트렌치를 매립하여 소자 분리막을 형성함으로써, 트렌치의 상부 모서리가 둥글게 형성되어 전계가 집중되는 것을 방지하고 절연막 스페이서에 의해 소자 분리막의 상부가 넓게 형성되어 화학적 기계적 연마 공정 후 패드 질화막 및 패드 산화막 제거 시 소자 분리막의 상부 모서리에 모우트가 발생되는 것을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판102 : 패드 산화막
103 ; 패드 질화막104 : 포토레지스트 패턴
105 : 식각 경사면106 : 비정질 실리콘층
107 : 비정질 실리콘 스페이서108 : 트렌치
109 : 절연막 스페이서110 : 절연 물질층
111 : 소자 분리막
본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상부에 소자 분리 영역이 정의된 패드 산화막 및 패드 질화막을 적층 구조로 형성하는 단계와, 패드 산화막 및 패드 질화막의 측면에 절연막 스페이서를 형성하는 단계와, 소자 분리 영역의 중앙 부분에 트렌치를 형성하는 단계와, 전체 상부에 절연 물질층을 형성하여 트렌치를 매립하는 단계 및 패드 질화막이 목표 두께로 잔류할 때까지 평탄화 공정을 실시한 후 패드 질화막 및 패드 산화막을 제거하는 단계를 포함한다.
한편, 적층 구조를 형성한 후 절연막 스페이서를 형성하기 전에, 소자 분리 영역의 가장자리에 폴리머가 형성되도록 과도 식각을 실시하여 소자 분리 영역의 중앙 부분의 반도체 기판을 식각하면서 소자 분리 영역의 가장 자리에 식각 경사면을 형성하는 단계를 포함할 수 있으며, 이 경우 절연막 스페이서는 식각 경사면 상부에 형성된다. 이때, 과도 식각 공정은 CHF3가스, CF4가스 또는 이들의 혼합 가스를 식각 가스로 사용하여, 소자 분리 영역의 중앙부분을 50 내지 400Å의 깊이로식각한다. 식각 경사면은 폭이 0.02um 내지 0.07um이고, 측면의 경사각은 20 내지 50도가 되도록 형성된다.
절연막 스페이서는 패드 질화막 및 패드 산화막의 측면을 포함한 전체 상부에 비정질 실리콘층을 형성하는 단계와, 건식 식각 공정으로 비정질 실리콘층을 패드 질화막 및 패드 산화막의 측면에만 잔류시켜 비정질 실리콘 스페이서를 형성하는 단계 및 비정질 실리콘 스페이서를 산화시키는 단계를 통해 형성할 수 있다. 이때, 비정질 실리콘층은 400 내지 600℃의 온도에서 저압 화학기상 증착법으로 형성할 수 있으며, 건식 식각 공정은 200 내지 400W의 전력과 1000mTorr 내지 2000mTorr의 압력 조건에서 CF4가스를 이용하여 비정질 실리콘층을 식각한다. 한편, 비정질 실리콘 스페이서의 산화 공정은 O2플라즈마 처리로 진행하는 것이 가능하며, O2플라즈마 처리는 50 내지 200℃의 온도에서 O2애슁 공정으로 실시하거나 O2이온 주입 공정으로 실시할 수 있다.
트렌치를 형성한 후 절연 물질층을 형성하기 전에, 트렌치의 측면 및 저면을 산화 공정으로 산화시켜 트렌치의 측면 및 저면에 표면 산화막을 형성하여 트렌치의 저면 및 상부 모서리를 둥글게 형성할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상부에 패드 산화막(102), 패드 질화막(103) 및 포토레지스트막(104)을 순차적으로 형성한다. 상기에서, 패드 산화막(102)은 50 내지 200Å의 두께로 형성하고, 패드 질화막(103)은 1000 내지 2000Å의 두께로 형성한다.
도 1b를 참조하면, 노광 및 현상 공정으로 소자 분리 영역의 포토레지스트막을 제거하여 소자분리 영역이 정의된 포토레지스트 패턴(104)을 형성한다. 포토레지스트 패턴(104)이 형성되면, 포토레지스트막이 제거되어 노출된 패드 질화막(103) 및 패드 산화막(102)을 건식각 공정으로 제거하여 소자 분리 영역의 반도체 기판(101) 표면을 노출시킨다.
이후, 노출된 반도체 기판(101)의 가장자리 부분에 폴리머(도시되지 않음)가 쌓이도록 하면서 과도 식각을 실시하여 소자 분리 영역의 가장 자리보다 중앙 부분이 더 많이 식각되도록 하여 가장 자리의 기판(101)에 식각 경사면(105)을 발생시킨다. 이때, 소자 분리 영역의 가장 자리에 형성되는 식각 경사면(105)의 폭과 경사각은 소자의 집적도를 고려하여 조절할 수 있으며, 바람직하게는 식각 경사면(105)의 폭은 0.02um 내지 0.07um이 되도록 하며, 경사각은 20 내지 50도가되도록 한다.
이러한 과도 식각은 CHF3가스, CF4가스 또는 이들의 혼합 가스를 식각 가스로 사용하는데, CHF3의 공급 유량은 50 내지 70sccm이고, CF4의 공급 유량은 30 내지 50sccm이며, 운반 가스로 1000 내지 2000sccm의 Ar 가스가 함께 공급된다. 한편, 과도 식각 공정은 500mTorr 내지 2500mTorr의 압력과 600 내지 2000W의 파워를 인가한 상태에서 5초 내지 30초 동안 실시하며, 소자 분리 영역의 중앙부분이 50 내지 400Å 정도 식각되도록 실시한다.
도 1c를 참조하면, 포토레지스트 패턴(도 1b의 104)을 제거한다.
도 1d를 참조하면, 패드 질화막(103) 및 패드 산화막(102)의 측면을 포함한 전체 상부에 비정질 실리콘층(106)을 형성한다. 이때, 비정질 실리콘층(106)은 패드 질화막(103) 및 패드 산화막(102)의 측면에 절연막 스페이서를 형성하기 위한 것이며, 400 내지 600℃의 온도에서 저압 화학기상 증착법(Low Pressure Chemical Vapor Deposition; LP CVD)으로 형성한다. 한편, 비정질 실리콘층(106)의 두께는 최종적으로 형성할 절연막 스페이서의 두께를 고려하여 결정하며, 500 내지 2000Å의 두께로 형성할 수도 있다.
도 1e를 참조하면, 건식 식각 공정으로 비정질 실리콘층(도 1d의 106)을 패드 질화막(103) 및 패드 산화막(102)의 측면에만 잔류시켜 비정질 실리콘 스페이서(107)를 형성한다. 이때, 건식 식각 공정은 200 내지 400W의 전력(Power)과 1000mTorr 내지 2000mTorr의 압력 조건에서 CF4가스를 이용하여 비정질 실리콘층을 식각한다. CF4가스의 공급 유량은 50 내지 150sccm으로 설정하고, 1000 내지 14000sccm의 Ar 가스를 운반 가스로 함께 공급하는 것도 가능하다.
이로써, 비정질 실리콘 스페이서(107)는 식각 경사면(도 1c의 105)의 상부에 위치하게 된다. 따라서, 비정질 실리콘 스페이서(107)에 의해 소자 분리 영역의 가장자리는 가려지고 중앙 영역만이 노출된다.
도 1f를 참조하면, 노출된 소자 분리 영역의 반도체 기판(101)을 소정 깊이만큼 식각하여 트렌치(108)를 형성한다. 이때, 식각 경사면 상부에는 비정질 실리콘 스페이서(도 1e의 107)가 형성되어 있기 때문에, 소자 분리 영역의 가장자리는 식각되지 않고 식각 경사면(105)의 형태가 그대로 유지된다. 이로 인해, 트렌치(108)의 상부 모서리는 도 1b에서 과도 식각에 의해 형성된 식각 경사면(105)에 의해 둥근 형태가 된다.
이때, 트렌치(108)를 형성하기 위한 식각 공정은 압력을 5mTorr 내지 30mTorr로 조절하고 350 내지 550W의 탑파워(Top power)와 100 내지 300W의 바텀 파워(Bottom power)를 인가한 상태에서, N2가스, O2가스, HBr 가스 및 Cl2가스를 이용하여 2500 내지 4000Å의 깊이로 트렌치(107)를 형성하며, 반도체 기판(101)의 표면을 기준으로 트렌치(107) 측벽의 경사각이 70 내지 90도가 되도록 실시한다. 식각 공정에서 N2가스의 공급 유량은 5 내지 20 sccm으로 조절하고, HBr 가스의 공급 유량은 100 내지 150sccm으로 조절하고, Cl2가스의 공급 유량은 35 내지70sccm으로 조절하고, O2가스의 공급 유량은 2 내지 20 sccm으로 조절한다.
트렌치(108)를 형성한 후에는 ATC(After Treatment Chamber) 처리를 30초 내지 1분 동안 실시하여 트렌치(108)의 측벽 및 저면에 발생된 식각 손상을 보완한다. 추가로, 산화 공정을 실시하여 트렌치(108)의 측면 및 저면에 산화막(도시되지 않음)을 형성함으로써, 트렌치(108)를 형성하는 과정에서 발생된 식각 손상을 보다 더 완화하고 트렌치(108)의 상부 모서리와 저면 모서리를 보다 더 둥글게 형성할 수도 있다.
이후, 패드 산화막(102) 및 패드 질화막(103)의 측면에 형성된 비정질 실리콘 스페이서(도 1e의 107)를 산화시켜 패드 산화막(102) 및 패드 질화막(103)의 측면에 절연막 스페이서(109)를 형성한다. 이때, 비정질 실리콘 스페이서는 O2플라즈마 처리로 산화시킬 수 있는데, O2플라즈마 처리를 하는 방법에는 50 내지 200℃의 온도에서 O2애슁(O2Ashing)을 실시하거나 O2이온 주입(Ion Implantation) 공정을 이용하는 방법 등이 있다.
도 1g를 참조하면, 트렌치(108)가 완전히 매립되도록 전체 상부에 절연 물질층(110)을 형성한다. 이때, 절연 스페이서(109)는 절연 물질층(110)과 융화된다. 한편, 절연 물질층(110)의 두께는 후속 공정에서 실시될 화학적 기계적 연마 공정의 마진을 고려하여 결정할 수 있다.
도 1h를 참조하면, 화학적 기계적 연마와 같은 평탄화 공정을 실시하여 패드 질화막(103)이 노출될 때까지 절연 물질층(도 1g의 110)의 상부를 소정 두께만큼제거한다. 이로써, 절연 물질층이 트렌치에만 잔류하여 절연 물질층으로 이루어진 소자 분리막(111)이 형성된다. 이때, 잔류하는 패드 질화막(103)의 높이가 반도체 기판(101)의 표면보다 높게 돌출된 소자 분리막(111)의 높이를 결정하므로, 평탄화 공정은 이를 고려하여 실시한다.
도 1i를 참조하면, 패드 질화막(도 1h의 103) 및 패드 산화막(도 1h의 102)을 세정 공정으로 제거한다. 이때, 세정 공정은 인산(H3PO4)을 이용하여 실시할 수 있다. 소자 분리막(111)만이 잔류된다.
상기에서 서술한 방법으로 소자 분리막(111)을 형성하면, 소자 분리막(111)이 형성된 후 후속 공정인 식각 및 세정 공정에 의해 소자 분리막의 양측 모서리 부분이 어느 정도 식각되더라도 모우트(Moat)가 발생되지 않음을 알 수 있다.
상기에서 서술한 방법으로 소자 분리막을 형성함으로써 다음과 같은 효과를 얻을 수 있다.
첫째, 패드 산화막 및 패드 질화막의 측면에 형성된 절연막 스페이서가 절연 물질층과 융화되기 때문에 트렌치의 폭은 그대로 유지하면서 소자 분리막 상부의 폭이 넓어지므로, 소자 분리막의 양측 모서리가 과도하게 식각되더라도 모우트가 발생되지 않기 때문에 험프(Hump) 특성을 예방할 수 있으며, 반도체 소자의 서브스레쉬홀드(Subthreshold)와 같이 반도체 소자의 특성이 저하되는 것을 방지할 수 있다.
둘째, 패드 질화막을 식각 마스크로 이용하여 트렌치를 형성하므로, 포토레지스트 패턴을 식각 마스크로 이용하여 트렌치를 형성하는 경우보다 폴리머가 형성되는 양이 적어 트렌치의 경사각을 조절하는 것이 용이하며, 0.25um 이하의 디자인 룰에서도 적용할 수 있어 고집적화가 가능하다.
셋째, 트렌치의 상부 모서리에 식각 경사면을 형성하여 이중 경사각을 형성함으로써 트렌치의 상부 모서리에 전계가 집중되는 것을 방지할 수 있으며, ATC 처리를 통해 트렌치의 측면 및 저면 거칠기를 개선할 수 있다.
넷째, 스페이서가 형성된 상태에서 트렌치를 형성하므로 트렌치의 패턴 밀도에 상관없이 동일한 폭과 경사각의 식각 경사면을 형성할 수 있다.
Claims (10)
- 반도체 기판 상부에 소자 분리 영역이 정의된 패드 산화막 및 패드 질화막을 적층 구조로 형성하는 단계;상기 패드 산화막 및 상기 패드 질화막의 측면에 절연막 스페이서를 형성하는 단계;상기 소자 분리 영역의 중앙 부분에 트렌치를 형성하는 단계;전체 상부에 절연 물질층을 형성하여 상기 트렌치를 매립하는 단계; 및상기 패드 질화막이 목표 두께로 잔류할 때까지 평탄화 공정을 실시한 후 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 적층 구조를 형성한 후 상기 절연막 스페이서를 형성하기 전에,상기 소자 분리 영역의 가장자리에 폴리머가 형성되도록 과도 식각을 실시하여 상기 소자 분리 영역의 중앙 부분의 상기 반도체 기판을 식각하면서 상기 소자 분리 영역의 가장 자리에 식각 경사면을 형성하는 단계를 포함하며, 상기 절연막 스페이서는 상기 식각 경사면 상부에 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 2 항에 있어서,상기 과도 식각 공정은 CHF3가스, CF4가스 또는 이들의 혼합 가스를 식각 가스로 사용하여, 상기 소자 분리 영역의 중앙부분을 50 내지 400Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 2 항에 있어서,상기 식각 경사면은 폭이 0.02um 내지 0.07um이고, 측면의 경사각은 20 내지 50도가 되도록 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 절연막 스페이서를 형성하는 단계는,상기 패드 질화막 및 상기 패드 산화막의 측면을 포함한 전체 상부에 비정질 실리콘층을 형성하는 단계;건식 식각 공정으로 상기 비정질 실리콘층을 상기 패드 질화막 및 상기 패드 산화막의 측면에만 잔류시켜 비정질 실리콘 스페이서를 형성하는 단계; 및상기 비정질 실리콘 스페이서를 산화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 5 항에 있어서,상기 비정질 실리콘층은 400 내지 600℃의 온도에서 저압 화학기상 증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 5 항에 있어서,상기 건식 식각 공정은 200 내지 400W의 전력과 1000mTorr 내지 2000mTorr의 압력 조건에서 CF4가스를 이용하여 상기 비정질 실리콘층을 식각하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 5 항에 있어서,상기 비정질 실리콘 스페이서의 산화 공정은 O2플라즈마 처리로 진행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 8 항에 있어서,상기 O2플라즈마 처리는 50 내지 200℃의 온도에서 O2애슁 공정으로 진행되거나 O2이온 주입 공정으로 진행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 트렌치를 형성한 후 상기 절연 물질층을 형성하기 전에,상기 트렌치의 측면 및 저면을 산화 공정으로 산화시켜 상기 트렌치의 측면 및 저면에 표면 산화막을 형성하여 상기 트렌치의 저면 및 상부 모서리를 둥글게 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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2002
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100935760B1 (ko) * | 2007-12-26 | 2010-01-06 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| CN110690112A (zh) * | 2018-07-05 | 2020-01-14 | 长鑫存储技术有限公司 | 利用反向间距加倍工艺形成表面平坦化结构及方法 |
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