KR20040033362A - Method of manufacturing a semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 84
- 150000004767 nitrides Chemical class 0.000 claims abstract description 41
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000007789 gas Substances 0.000 claims abstract description 24
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 21
- 230000003647 oxidation Effects 0.000 claims abstract description 18
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 18
- 239000012298 atmosphere Substances 0.000 claims abstract description 16
- 230000009977 dual effect Effects 0.000 claims abstract description 14
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 6
- 239000001301 oxygen Substances 0.000 claims abstract description 6
- 238000005468 ion implantation Methods 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 12
- 238000005121 nitriding Methods 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 2
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 2
- 238000004151 rapid thermal annealing Methods 0.000 abstract 1
- 230000001131 transforming effect Effects 0.000 abstract 1
- -1 boron ions Chemical class 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- 241000243321 Cnidaria Species 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
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- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 두께가 서로 다른 질화 산화막을 한번의 산화 공정으로 형성한 후 질화시켜 유전 상수가 증가된 듀얼 게이트 절연막을 형성하여 고전압 소자 및 저전압 소자를 동시에 제조하는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, a nitride oxide film having a different thickness is formed in one oxidation process and then nitrided to form a dual gate insulating film having an increased dielectric constant, thereby simultaneously manufacturing a high voltage device and a low voltage device. A method for manufacturing a semiconductor device.
저전력 소비 및 고성능 반도체 소자를 위하여 하나의 기판에 구동 전압이 다른 두가지 이상의 소자를 동시에 제조하고 있다. 이러한 반도체 소자를 제조하기 위해 소자에 따라 게이트 산화막의 두께를 달리하는 듀얼 게이트 산화막을 형성하고 있으며, 이와 동시에 듀얼 게이트 산화막의 두께를 감소시켜 고성능 등을 구현하고 있다. 즉, 고전압에서 동작하는 고전압 소자의 게이트 산화막은 저전압에서 동작하는 저전압 소자의 게이트 산화막에 비해 두껍게 형성된다. 이는 고전압에 대한 내압(breakdown voltage) 특성을 향상시키기 위해서이다.For low power consumption and high performance semiconductor devices, two or more devices having different driving voltages on a single substrate are simultaneously manufactured. In order to manufacture such a semiconductor device, a dual gate oxide film having a different thickness of the gate oxide film is formed according to the device, and at the same time, a high performance is realized by reducing the thickness of the dual gate oxide film. That is, the gate oxide film of the high voltage device operating at the high voltage is formed thicker than the gate oxide film of the low voltage device operating at the low voltage. This is to improve the breakdown voltage characteristic with respect to the high voltage.
이와 같은 고전압 소자 및 저전압 소자를 동시에 제조하는 종래의 반도체 소자의 제조 방법을 도 1(a) 내지 도 1(c)를 이용하여 설명하면 다음과 같다.A method of manufacturing a conventional semiconductor device which simultaneously manufactures such a high voltage device and a low voltage device will be described with reference to FIGS. 1A to 1C as follows.
도 1(a)를 참조하면, 반도체 기판(101)의 소정 영역에 소자 분리막(102)을형성하여 활성 영역 및 비활성 영역을 확정하는 동시에 고전압 소자 영역(A)및 저전압 소자 영역(B)를 확정한다. 웰 형성 및 문턱 전압을 조절하기 위한 불순물 이온 주입 공정을 실시한 후 전체 구조 상부에 제 1 산화막(103)을 수소와 산소 가스를 이용하여 형성한다. 제 1 산화막(103) 상부에 감광막(104)을 형성한 후 저전압 소자 영역(B)이 노출되도록 패터닝한다. 패터닝된 감광막(104)을 마스크로 저전압 소자 영역(B)의 제 1 산화막(103)을 불산 용액을 이용하여 제거하여 반도체 기판(101)을 노출시킨다.Referring to FIG. 1A, an isolation layer 102 is formed in a predetermined region of a semiconductor substrate 101 to determine an active region and an inactive region, and at the same time, a high voltage element region A and a low voltage element region B are determined. do. After performing an impurity ion implantation process to adjust the well formation and the threshold voltage, the first oxide film 103 is formed on the entire structure by using hydrogen and oxygen gas. After the photoresist film 104 is formed on the first oxide film 103, the low voltage device region B is exposed to be exposed. Using the patterned photoresist film 104 as a mask, the first oxide film 103 in the low voltage element region B is removed using a hydrofluoric acid solution to expose the semiconductor substrate 101.
도 1(b)를 참조하면, 감광막(104)을 제거한 후 제 1 산화막(103)보다 얇은 두께로 제 2 산화막(105)을 성장시킨다. 이에 의해 두께가 서로 다른 제 1 및 제 2 산화막(103 및 105)으로 구성된 듀얼 게이트 산화막이 형성된다. 듀얼 게이트 산화막을 포함한 전체 구조 상부에 폴리실리콘막(106)을 형성한다. 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 고전압 소자 영역(A)의 폴리실리콘막(106) 및 제 1 산화막(103)과 저전압 소자 영역(B)의 폴리실리콘막(106) 및 제 2 산화막(105)의 소정 영역을 선택적으로 식각하여 제 1 및 제 2 게이트 전극을 형성한다. 제 1 및 제 2 게이트 전극을 마스크로 저농도 불순물 이온 주입 공정을 실시하여 반도체 기판(101)상의 소정 영역에 저농도 불순물 영역(107)을 형성한다.Referring to FIG. 1B, after the photosensitive film 104 is removed, the second oxide film 105 is grown to a thickness thinner than the first oxide film 103. As a result, a dual gate oxide film formed of the first and second oxide films 103 and 105 having different thicknesses is formed. The polysilicon film 106 is formed on the entire structure including the dual gate oxide film. The polysilicon film 106 of the high voltage device region A, the polysilicon film 106 of the first oxide film 103 and the low voltage device region B, and the second oxide film 105 by a lithography process and an etching process using a gate mask. The predetermined region of the substrate is selectively etched to form first and second gate electrodes. A low concentration impurity ion implantation process is performed using the first and second gate electrodes as a mask to form a low concentration impurity region 107 in a predetermined region on the semiconductor substrate 101.
도 1(c)를 참조하면, 전체 구조 상부에 산화막(108) 및 질화막(109)을 형성한 후 전면 식각 공정을 실시하여 제 1 및 제 2 게이트 전극 측벽에 이중 스페이서를 형성한다. 제 1 및 제 2 게이트 전극 및 그 측벽에 형성된 스페이서를 마스크로 고농도 불순물 이온 주입 공정을 실시한 후 급속 열처리 공정을 실시하여 반도체기판(101)상의 소정 영역에 고농도 불순물 영역(110)을 형성함으로써 접합 영역을 형성한다. 전체 구조 상부에 금속막, 예를들어 코발트막을 형성한 후 열처리 공정을 실시하여 금속막과 제 1 및 제 2 게이트 전극의 폴리실리콘막(106) 및 접합 영역의 반도체 기판(101)을 반응시켜 샐리사이드막(111)을 형성한다. 이러한 샐리사이드막(111)에 의해 배선 공정시 접촉 저항을 낮추게 된다. 이후 전체 구조 상부에 절연막을 형성하고 평탄화시킨 후 게이트 전극 및 접합 영역을 노출시키는 콘택홀을 형성하고, 콘택홀이 매립되도록 도전층을 형성한 후 패터닝하여 배선을 형성한다.Referring to FIG. 1C, an oxide film 108 and a nitride film 109 are formed over an entire structure, and then a double spacer is formed on sidewalls of the first and second gate electrodes by performing an entire surface etching process. A junction region is formed by performing a high concentration impurity ion implantation process using a mask formed on the first and second gate electrodes and sidewalls thereof as a mask, followed by a rapid heat treatment process to form a high concentration impurity region 110 in a predetermined region on the semiconductor substrate 101. To form. A metal film, for example a cobalt film, is formed over the entire structure, followed by heat treatment to react the metal film with the polysilicon film 106 of the first and second gate electrodes and the semiconductor substrate 101 of the junction region. The side film 111 is formed. The salicide layer 111 lowers the contact resistance during the wiring process. After that, an insulating film is formed over the entire structure, the planarized contact hole is formed to expose the gate electrode and the junction region, a conductive layer is formed to fill the contact hole, and then patterned to form a wiring.
상술한 바와 같은 종래의 고전압 소자 및 저전압 소자로 이루어진 반도체 소자 제조 방법은 다음과 같은 문제점이 있다.As described above, the conventional method of manufacturing a semiconductor device including a high voltage device and a low voltage device has the following problems.
첫째, 고전압 소자 영역의 제 1 산화막 상부에 형성되는 감광막은 유기 물질로서 저전압 소자 영역의 제 1 산화막을 식각한 이후의 제거 공정에 의해서도 완전히 제거되지 않고 제 1 산화막 상부에 잔류할 수 있기 때문에 게이트 산화막의 신뢰성을 열화시키는 심각한 문제를 일으키며, 저전압 소자 영역의 제 1 산화막의 식각 공정에서 소자 분리막이 손상되어 소자간 누설 전류가 증가하게 되는 문제점이 있다.First, since the photoresist formed on the first oxide film of the high voltage device region is an organic material and may remain on the first oxide film without being completely removed even by the removal process after etching the first oxide film of the low voltage device region, the gate oxide film This causes a serious problem of deteriorating the reliability of the device, and damages the device isolation layer in the etching process of the first oxide film in the low voltage device region, thereby increasing leakage current between devices.
둘째, 제 1 및 제 2 산화막을 성장시키기 위해 두번의 열산화 공정을 실시하게 되는데, 이러한 두번의 열산화 공정에 의해 과도한 열이 기판에 가해지게 되는 문제점이 있다.Second, two thermal oxidation processes are performed to grow the first and second oxide films, and there is a problem that excessive heat is applied to the substrate by the two thermal oxidation processes.
세째, 제 2 산화막을 성장하기 이전에 세정 공정을 실시하게 되는데, 이로 인해 제 1 산화막의 표면 거칠기가 심해져 산화막의 신뢰성을 저하시키는 문제점이 있다.Third, the cleaning process is performed before the second oxide film is grown. As a result, the surface roughness of the first oxide film is increased, thereby degrading the reliability of the oxide film.
네째, 산화막의 두께가 얇아짐에 따라 열산화막을 적용하고 있는 종래 기술에서는 게이트 산화막에서 누설 전류가 크게 발생되고, 열산화막은 그 두께를 감소시키는데 물리적인 한계가 있다.Fourth, in the prior art in which the thermal oxide film is applied as the thickness of the oxide film becomes thin, a large leakage current is generated in the gate oxide film, and the thermal oxide film has a physical limitation in reducing its thickness.
다섯째, p형 반도체 소자를 제조하기 위해 폴리실리콘막에 보론 이온을 주입할 경우 열처리 공정에서 보론 이온이 채널 영역으로 침투하게 되어 채널 영역의 도핑 농도를 변화시켜 문턱 전압 등을 변화시키게 된다. 한편, n형 반도체 소자의 경우 소오스에서 드레인으로 이동하는 전자 및 정공이 전계로부터 반도체 기판과 게이트 산화막 계면의 에너지 장벽보다 높은 에너지를 얻어 게이트 산화막내로 유입되어 문턱 전압 감소등의 문제를 발생시킨다.Fifth, when boron ions are injected into the polysilicon film to manufacture the p-type semiconductor device, boron ions penetrate into the channel region during the heat treatment process, thereby changing the doping concentration of the channel region to change the threshold voltage and the like. On the other hand, in the case of an n-type semiconductor device, electrons and holes that move from a source to a drain obtain energy higher than an energy barrier between the semiconductor substrate and the gate oxide layer from an electric field, and flow into the gate oxide layer to cause a problem such as a threshold voltage reduction.
본 발명의 목적은 소정 영역에 질소 이온을 주입한 후 한번의 산화 공정으로 듀얼 게이트 절연막을 형성함으로써 상기한 문제점을 해결할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a semiconductor device that can solve the above problems by forming a dual gate insulating film in a single oxidation process after injecting nitrogen ions into a predetermined region.
본 발명의 다른 목적은 한번의 산화 공정으로 형성된 듀얼 게이트 절연막을 질화시켜 유전 상수를 증가시킴으로써 상기한 문제를 해결할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device which can solve the above problems by increasing the dielectric constant by nitriding a dual gate insulating film formed by one oxidation process.
본 발명에서는 산화막의 성장 속도를 감소시키는 특성이 있는 질소 이온을 저전압 소자 영역에만 선택적으로 주입한 후 N2O 또는 NO 분위기에서 산화 공정을 실시하여 두께가 두꺼운 질화 산화막과 두께가 얇은 질화 산화막을 동시에 형성하였으며, 원격 플라즈마 질화 방법을 사용하여 이들을 질화시켜 게이트 절연막으로 적용하였다. 질화 산화막의 유전 상수를 증가시켜 물리적인 두께를 증가시켜도 전기적인 게이트 절연막 두께는 감소시킬 수 있어 게이트 절연막을 통한 누설 전류를 감소시킬 수 있다. 또한, 질화 산화막은 불순물이나 핫 캐리어의 침투에 대한 저항성이 우수해 p형 소자의 보론 이온이 게이트 절연막 및 채널 영역으로 침투되는 것을 방지할 수 있으며, 핫 캐리어 특성을 개선시킬 수 있다.In the present invention, by selectively implanting nitrogen ions having a characteristic of reducing the growth rate of the oxide film only in the low-voltage device region, an oxidation process is performed in an N 2 O or NO atmosphere to simultaneously form a thick nitride oxide film and a thin nitride oxide film. And nitrided them using a remote plasma nitriding method and applied them as gate insulating films. Even if the physical thickness is increased by increasing the dielectric constant of the nitride oxide film, the thickness of the electrical gate insulating film can be reduced, thereby reducing the leakage current through the gate insulating film. In addition, the nitride oxide film is excellent in resistance to penetration of impurities and hot carriers, thereby preventing boron ions of the p-type device from penetrating into the gate insulating film and the channel region, and improving the hot carrier characteristics.
도 1(a) 내지 도 1(c)는 종래의 고전압 소자 및 저전압 소자를 동시에 제조하는 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.1 (a) to 1 (c) are cross-sectional views of devices sequentially shown in order to explain a method of manufacturing a semiconductor device which simultaneously manufactures a conventional high voltage device and a low voltage device.
도 2(a) 내지 도 2(e)는 본 발명에 따른 고전압 소자 및 저전압 소자를 동시에 제조하는 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.2 (a) to 2 (e) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a semiconductor device for simultaneously manufacturing a high voltage device and a low voltage device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
201 : 반도체 기판202 : 소자 분리막201: semiconductor substrate 202: device isolation film
203 : 스크린 산화막204 : 감광막203: Screen oxide film 204: Photosensitive film
205 : 질소 이온 주입 영역206 : 제 1 질화 산화막205 Nitrogen ion implantation region 206 First nitride oxide film
207 : 제 2 질화 산화막208 : 제 3 질화 산화막207: second nitride oxide film 208: third nitride oxide film
209 : 제 4 질화 산화막210 : 폴리실리콘막209: fourth nitride oxide film 210: polysilicon film
211 : 저농도 불순물 영역212 : 산화막211: low concentration impurity region 212: oxide film
213 : 질화막214 : 고농도 불순물 영역213: nitride film 214: high concentration impurity region
215 : 샐리사이드막215: salicide film
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판을 고전압 소자 영역 및 저전압 소자 영역으로 확정한 후 전체 구조 상부에 스크린 산화막을 형성하는 단계와, 상기 저전압 소자 영역의 반도체 기판에만 질소 이온 주입 공정을 실시한 후 급속 열처리 공정을 실시하는 단계와, 상기 스크린 산화막을 제거한 후 질소와 산호를 포함하는 가스 분위기에서 산화 공정을 실시하여 상기 고전압 소자 영역의 반도체 기판 상부 및 상기 저전압 소자 영역의 반도체 기판 상부에 두께가 서로 다른 제 1 및 제 2 질화 산화막을 각각 형성하는 단계와, 상기 제 1 및 제 2 질화 산화막을 급속 열질화시켜 제 3 및 제 4 질화 산화막으로 구성된 듀얼 게이트 절연막을 형성하는 단계와, 전체 구조 상부에 폴리실리콘막 상기 고전압 소자 영역의 폴리실리콘막 및 제 3 질화 산화막과 상기 저전압 소자 영역의 폴리실리콘막 및 제 4 질화 산화막의 소정 영역을 각각 식각하여 제 1 및 제 2 게이트 전극을 형성하는 단계와, 상기 제 1 및 제 2 게이트 전극 측벽에 스페이서를 형성한 후 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.In the method of manufacturing a semiconductor device according to the present invention, after the semiconductor substrate is determined as a high voltage device region and a low voltage device region, a screen oxide film is formed on the entire structure, and a nitrogen ion implantation process is performed only on the semiconductor substrate in the low voltage device region. And performing a rapid heat treatment process, removing the screen oxide film, and then performing an oxidation process in a gas atmosphere including nitrogen and coral to increase the thickness of the semiconductor substrate in the high voltage device region and the semiconductor substrate in the low voltage device region. Forming different first and second nitride oxide films, and rapidly thermally nitriding the first and second nitride oxide films to form a dual gate insulating film composed of third and fourth nitride oxide films, A polysilicon film on the high voltage device region and a polysilicon film and third nitride Etching the oxide film, the polysilicon film of the low voltage device region, and the predetermined region of the fourth nitride oxide film to form first and second gate electrodes, and forming spacers on sidewalls of the first and second gate electrodes. And forming a junction region in a predetermined region on the semiconductor substrate by performing an impurity ion implantation process.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the present disclosure and to those skilled in the art. It is provided to fully inform the scope of the invention. In addition, in the drawings, like reference numerals refer to like elements.
도 2(a) 내지 도 2(e)는 본 발명에 따른 고전압 소자 및 저전압 소자를 동시에 제조하는 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.2 (a) to 2 (e) are cross-sectional views of devices sequentially shown in order to explain a method of manufacturing a semiconductor device simultaneously manufacturing a high voltage device and a low voltage device according to the present invention.
도 2(a)를 참조하면, 반도체 기판(201)의 소정 영역에 소자 분리막(202)을 형성하여 활성 영역 및 비활성 영역을 확정하는 동시에 고전압 소자 영역(A)및 저전압 소자 영역(B)를 확정한다. 웰 형성 및 문턱 전압을 조절하기 위한 불순물 이온 주입 공정을 실시한 후 전체 구조 상부에 스크린 산화막(203)을 45∼55Å 정도의 두께로 형성한다. 전체 구조 상부에 감광막(204)을 형성한 후 리소그라피 공정을 실시하여 저전압 소자 영역(B)이 노출되도록 패터닝한다. 패터닝된 감광막(204)을 마스크로 질소 이온 주입 공정을 실시한 후 급속 열처리 공정을 실시하여 저전압 소자 영역(B)의 반도체 기판(201) 상에 질소 이온 주입 영역(205)을 형성한다. 이때, 질소 이온 주입 공정은 5∼30keV의 에너지와 7E13∼7E15ions/㎠의 양으로 실시하고, 급속 열처리 공정은 1000∼1050℃의 질소 분위기에서 10∼30초동안 실시한다.Referring to FIG. 2A, an isolation layer 202 is formed in a predetermined region of a semiconductor substrate 201 to determine an active region and an inactive region, and at the same time, a high voltage element region A and a low voltage element region B are determined. do. After performing an impurity ion implantation process to adjust the well formation and the threshold voltage, a screen oxide film 203 is formed on the entire structure to a thickness of about 45 to 55 kV. After the photoresist layer 204 is formed over the entire structure, a lithography process is performed to pattern the low voltage device region B to be exposed. After the nitrogen ion implantation process is performed using the patterned photoresist 204 as a mask, a rapid heat treatment process is performed to form the nitrogen ion implantation region 205 on the semiconductor substrate 201 of the low voltage device region B. At this time, the nitrogen ion implantation step is carried out in an energy of 5-30 keV and 7E13-7E15ions / cm 2, and the rapid heat treatment step is carried out for 10-30 seconds in a nitrogen atmosphere of 1000 ~ 1050 ℃.
도 2(b)를 참조하면, 감광막(204) 및 스크린 산화막(203)을 제거하고 세정 공정을 실시한 후 질소와 산소를 포함하는 가스 분위기, 예를들어 N2O 가스 또는 NO 가스 분위기에서 산화 공정을 실시한다. 여기서, NO 분위기에서의 산화 공정은 NO 가스를 300∼900sccm 정도 유입시켜 750∼950℃의 온도에서 실시하며, 공정의 안정화를 위해 N2가스를 5∼10slm 정도 더 유입시켜 실시할 수도 있다. 또한, N2O 분위기에서의 산화 공정은 N2O 가스를 300∼900sccm 정도 유입시켜 800∼1050℃의 온도에서 실시하며, 공정의 안정화를 위해 N2가스를 5∼10slm 정도 더 유입시켜 실시할 수도 있다. 이에 의해 고전압 소자 영역(A)의 반도체 기판(201) 상부에는 두께가 두꺼운 제 1 질화 산화막(206)이 형성되고, 저전압 소자 영역(B)의 반도체 기판(201) 상부에는 질소 이온 주입 영역(205)의 질소에 의해 산화막의 성장 속도가 저하되어 두께가 얇고 질소 이온 농도가 높은 제 2 질화 산화막(207)이 형성된다. 이때, 제 1 및 제 2 질화 산화막(206 및 207)은 반도체 기판(201)과의 경계면에 질소 이온이 축적되며, 표면은 일반 산화막의 성질을 유지한다.Referring to FIG. 2 (b), after the photosensitive film 204 and the screen oxide film 203 are removed and a cleaning process is performed, the oxidation process is performed in a gas atmosphere including nitrogen and oxygen, for example, an N 2 O gas or an NO gas atmosphere. Is carried out. Here, the oxidation process in the NO atmosphere is carried out at a temperature of 750 ~ 950 ℃ by introducing the NO gas 300 ~ 900sccm, may be carried out by further introducing 5 to 10 slm N 2 gas for stabilization of the process. In addition, the oxidation process in the N 2 O atmosphere may be carried out at a temperature of 800 to 1050 ° C. by introducing N 2 O gas at about 300 to 900 sccm, and further at about 5 to 10 slm of N 2 gas for stabilization of the process. It may be. As a result, a thick first nitride oxide film 206 is formed on the semiconductor substrate 201 of the high voltage device region A, and a nitrogen ion implantation region 205 is formed on the semiconductor substrate 201 of the low voltage device region B. The growth rate of the oxide film is reduced by the nitrogen of Nm, thereby forming a second nitride oxide film 207 having a thin thickness and high nitrogen ion concentration. In this case, the first and second nitride oxide films 206 and 207 accumulate nitrogen ions at the interface with the semiconductor substrate 201, and the surfaces of the first and second nitride oxide films 206 and 207 maintain the properties of the general oxide film.
도 2(c)를 참조하면, 제 1 및 제 2 질화 산화막(206 및 207)의 표면을 원격 플라즈마 질화 방법으로 급속 열질화시킨다. 원격 플라즈마 질화 공정은 500∼900℃의 온도와 1∼3Torr의 압력을 유지하는 N2또는 NH3분위기에서 100∼700W의 전력을 인가하여 3∼5분동안 실시한다. 이에 의해 제 1 및 제 2 질화 산화막(206 및 207)은 표면까지도 완전히 질화되어 4.5∼6.5의 유전 상수를 갖는 제 3 및 제 4 질화 산화막(208 및 209)으로 구성된 듀얼 게이트 절연막이 형성된다. 이후, 전체 구조 상부에 폴리실리콘막(210)을 형성한다.Referring to FIG. 2C, the surfaces of the first and second nitride oxide films 206 and 207 are rapidly thermally nitrided by a remote plasma nitriding method. The remote plasma nitriding process is performed for 3 to 5 minutes by applying power of 100 to 700 W in an N 2 or NH 3 atmosphere maintaining a temperature of 500 to 900 ° C. and a pressure of 1 to 3 Torr. As a result, the first and second nitride oxide films 206 and 207 are completely nitrided even to the surface to form a dual gate insulating film composed of the third and fourth nitride oxide films 208 and 209 having a dielectric constant of 4.5 to 6.5. Thereafter, a polysilicon film 210 is formed on the entire structure.
도 2(d)를 참조하면, 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 고전압 소자 영역(A)의 폴리실리콘막(210) 및 제 3 질화 산화막(208)과 저전압 소자 영역(B)의 폴리실리콘막(210) 및 제 4 질화 산화막(209)의 소정 영역을 선택적으로 식각하여 제 1 및 제 2 게이트 전극을 형성한다. 이때, 식각 공정은 HBr 가스가 포함된 식각 가스를 이용한 비등방성 건식 식각 공정으로 실시한다. 그리고, 식각 공정시 발생된 데미지를 제거하기 위해 산소 분위기에서 열처리 공정을 실시한다. 제 1 및 제 2 게이트 전극을 마스크로 저농도 불순물 이온 주입 공정을 실시하여 반도체 기판(201)상의 소정 영역에 저농도 불순물 영역(211)을 형성한다.Referring to FIG. 2 (d), the polysilicon film 210 and the third nitride oxide film 208 of the high voltage device region A and the polysilicon of the low voltage device region B are formed by a lithography process and an etching process using a gate mask. Certain regions of the film 210 and the fourth nitride oxide film 209 are selectively etched to form first and second gate electrodes. In this case, the etching process is performed by an anisotropic dry etching process using the etching gas containing the HBr gas. And, in order to remove the damage generated during the etching process is carried out a heat treatment process in an oxygen atmosphere. A low concentration impurity ion implantation process is performed using the first and second gate electrodes as a mask to form the low concentration impurity region 211 in a predetermined region on the semiconductor substrate 201.
도 2(e)를 참조하면, 전체 구조 상부에 산화막(212) 및 질화막(213)을 형성한 후 전면 식각 공정을 실시하여 제 1 및 제 2 게이트 전극 측벽에 이중 스페이서를 형성한다. 제 1 및 제 2 게이트 전극 및 그 측벽에 형성된 스페이서를 마스크로고농도 불순물 이온 주입 공정을 실시한 후 급속 열처리 공정을 실시하여 반도체 기판(201)상의 소정 영역에 고농도 불순물 영역(214)을 형성함으로써 접합 영역을 형성한다. 전체 구조 상부에 금속막, 예를들어 코발트막을 형성한 후 열처리 공정을 실시하여 금속막과 제 1 및 제 2 게이트 전극의 폴리실리콘막(210) 및 접합 영역 상부의 반도체 기판(201)을 반응시켜 샐리사이드막(215)을 형성한다. 이러한 샐리사이드막(215)은 배선 공정시 접촉 저항을 낮추기 위해 형성하는 것이다. 이후 전체 구조 상부에 절연막을 형성하고 평탄화한 후 게이트 전극 및 접합 영역을 노출시키는 콘택홀을 형성하고, 콘택홀이 매립되도록 도전층을 형성한 후 패터닝하여 배선을 형성한다.Referring to FIG. 2E, an oxide film 212 and a nitride film 213 are formed on the entire structure, and then a double spacer is formed on sidewalls of the first and second gate electrodes by performing an entire surface etching process. A junction region is formed by performing a high concentration impurity ion implantation process using a mask formed on the first and second gate electrodes and sidewalls thereof as a mask, followed by a rapid heat treatment process to form a high concentration impurity region 214 in a predetermined region on the semiconductor substrate 201. To form. A metal film, for example a cobalt film, is formed over the entire structure, and a heat treatment is performed to react the metal film with the polysilicon film 210 of the first and second gate electrodes and the semiconductor substrate 201 over the junction region. The salicide film 215 is formed. The salicide layer 215 is formed to lower the contact resistance during the wiring process. After that, an insulating film is formed over the entire structure, the planarized contact hole is formed to expose the gate electrode and the junction region, and a conductive layer is formed to fill the contact hole and then patterned to form a wiring.
상술한 바와 같이 본 발명에 의하면 저전압 소자 영역에 질소 이온을 주입한 후 1회의 산화 공정으로 두께가 서로 다른 질화 산화막을 형성함으로써 질화 산화막에 감광막이 잔류되지 않기 때문에 게이트 절연막의 신뢰성을 향상시킬 수 있고, 듀얼 게이트 절연막을 형성하는 공정에서 식각 공정을 실시하지 않기 때문에 과도 식각에 의한 소자 분리막의 손상에 따른 누설 전류의 증가 문제를 해결할 수 있으며, 1회의 열공정만을 실시하기 때문에 열공정의 수가 종래에 비해 감소하게 된다.As described above, according to the present invention, since the photoresist film does not remain on the nitride oxide film by forming a nitride oxide film having a different thickness by injecting nitrogen ions into the low voltage device region in a single oxidation process, the reliability of the gate insulating film can be improved. Since the etching process is not performed in the process of forming the dual gate insulating film, it is possible to solve the problem of increasing the leakage current due to the damage of the device isolation layer due to the excessive etching. Since only one thermal process is performed, the number of thermal processes Will decrease.
또한, 듀얼 게이트 절연막을 형성하는 공정에서 세정 공정을 실시하지 않기 때문에 게이트 절연막의 표면 거칠기가 심해져 발생하는 산화막의 신뢰성 문제를 개선할 수 있고, 질화 산화막을 게이트 절연막으로 적용하여 유전 상수가 4∼6.5정도로 증가되기 때문에 게이트 절연막의 두께를 기존보다 약 1.5배 이상 줄일 수 있어 게이트 절연막을 통한 누설 전류를 감소시킬 수 있다.In addition, since the cleaning process is not performed in the process of forming the dual gate insulating film, the surface roughness of the gate insulating film can be improved to improve the reliability problem of the oxide film, and the dielectric constant is 4 to 6.5 by applying the nitride oxide film as the gate insulating film. Since the thickness of the gate insulating layer is increased by about 1.5 times, the leakage current through the gate insulating layer can be reduced.
그리고, 질화 산화막을 게이트 절연막으로 적용함으로써 n형 반도체 소자의 경우 핫 캐리어 특성을 증가시켜 소자의 문턱 전압 변화를 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있고. p형 반도체 소자의 경우 게이트 전극에 주입된 보론 이온이 채널 영역으로 침투하는 것을 방지할 수 있어 보론 침투에 의한 문턱 전압 감소 등의 문제를 해결할 수 있어 소자의 신뢰성을 증진할 수 있다.In addition, by applying the nitride oxide film as a gate insulating film, in the case of an n-type semiconductor device, hot carrier characteristics can be increased to prevent a change in the threshold voltage of the device, thereby improving device reliability. In the case of the p-type semiconductor device, the boron ions injected into the gate electrode may be prevented from penetrating into the channel region, thereby solving a problem such as the reduction of the threshold voltage due to boron infiltration, thereby improving the reliability of the device.
Claims (16)
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0062420A KR100473735B1 (en) | 2002-10-14 | 2002-10-14 | Method of manufacturing a semiconductor device |
| US10/310,866 US6653192B1 (en) | 2002-10-14 | 2002-12-06 | Method of manufacturing semiconductor devices using nitrification |
| JP2002368427A JP4093855B2 (en) | 2002-10-14 | 2002-12-19 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0062420A KR100473735B1 (en) | 2002-10-14 | 2002-10-14 | Method of manufacturing a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040033362A true KR20040033362A (en) | 2004-04-28 |
| KR100473735B1 KR100473735B1 (en) | 2005-03-10 |
Family
ID=29578313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0062420A KR100473735B1 (en) | 2002-10-14 | 2002-10-14 | Method of manufacturing a semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6653192B1 (en) |
| JP (1) | JP4093855B2 (en) |
| KR (1) | KR100473735B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101026377B1 (en) * | 2004-12-16 | 2011-04-07 | 주식회사 하이닉스반도체 | INWE supression method of PMOSFET threshold voltage |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417461B1 (en) * | 2002-07-12 | 2004-02-05 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
| KR100440263B1 (en) * | 2002-10-29 | 2004-07-15 | 주식회사 하이닉스반도체 | Transistor in a semiconductor device and a method of manufacturing the same |
| US6821868B2 (en) * | 2002-12-27 | 2004-11-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming nitrogen enriched gate dielectric with low effective oxide thickness |
| US7049242B2 (en) * | 2003-01-06 | 2006-05-23 | Texas Instruments Incorporated | Post high voltage gate dielectric pattern plasma surface treatment |
| US7514376B2 (en) * | 2003-04-30 | 2009-04-07 | Fujitsu Microelectronics Limited | Manufacture of semiconductor device having nitridized insulating film |
| US20050074947A1 (en) * | 2003-09-18 | 2005-04-07 | Kim Hak Dong | Methods for fabricating semiconductor devices |
| US7141480B2 (en) * | 2004-03-26 | 2006-11-28 | Texas Instruments Incorporated | Tri-gate low power device and method for manufacturing the same |
| KR100525078B1 (en) * | 2004-04-28 | 2005-11-01 | 매그나칩 반도체 유한회사 | Method for forming a semiconductor device having a high power transistor and a low power transistor |
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| KR100769134B1 (en) | 2005-08-03 | 2007-10-22 | 동부일렉트로닉스 주식회사 | Method for Forming a Gate Dielectric of a Semiconductor Device |
| US7678675B2 (en) * | 2007-04-24 | 2010-03-16 | Texas Instruments Incorporated | Structure and method for a triple-gate transistor with reverse STI |
| CN105226023A (en) * | 2014-06-26 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | The formation method of semiconductor device |
| CN106033744B (en) * | 2015-03-09 | 2019-12-10 | 无锡华润上华科技有限公司 | Method for manufacturing semiconductor device |
| CN104952734B (en) * | 2015-07-16 | 2020-01-24 | 矽力杰半导体技术(杭州)有限公司 | Semiconductor structure and manufacturing method thereof |
| CN111785687B (en) * | 2019-04-03 | 2024-01-26 | 中芯国际集成电路制造(上海)有限公司 | Method for forming semiconductor device and semiconductor device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205944A (en) * | 1987-02-23 | 1988-08-25 | Matsushita Electronics Corp | Manufacture of mos integrated circuit |
| KR19990004657A (en) * | 1997-06-28 | 1999-01-15 | 김영환 | Manufacturing method of semiconductor device |
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-
2002
- 2002-10-14 KR KR10-2002-0062420A patent/KR100473735B1/en not_active IP Right Cessation
- 2002-12-06 US US10/310,866 patent/US6653192B1/en not_active Expired - Lifetime
- 2002-12-19 JP JP2002368427A patent/JP4093855B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2004134719A (en) | 2004-04-30 |
| KR100473735B1 (en) | 2005-03-10 |
| JP4093855B2 (en) | 2008-06-04 |
| US6653192B1 (en) | 2003-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130122 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140116 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150116 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20160119 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20170117 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20180116 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |