KR20040017557A - 플라즈마 디스플레이 패널의 구동장치 및 방법 - Google Patents

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Abstract

본 발명은 데이터 펄스 인가시 소비전력을 줄일 수 있도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 입력 영상에서 전류의 소비가 많은 데이터 패턴을 검출하는 단계와, 전류의 소비가 많은 데이터 패턴에서 어드레스 기간에 데이터 펄스를 인접하는 셀에 독립적으로 인가되도록 제어하는 단계를 포함하는 것을 특징으로 한다.

Description

플라즈마 디스플레이 패널의 구동장치 및 방법{Apparatus And Method For Driving Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 데이터 펄스 인가시 소비전력을 줄일 수 있도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
최근, 평판 디스플레이 장치로서 대형패널의 제작이 용이한 플라즈마 디스플레이 패널(이하 "PDP"라 함)이 주목받고 있다. PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 3전극 교류 면방전형 PDP가 대표적이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(12Y) 및 서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 스캔전극(12Y)과 서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전층(14)과 보호막(16)이 적층된다. 상부 유전층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전층(22), 격벽(24)이 형성되며, 하부 유전층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 스캔전극(12Y) 및 서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하판과 격벽 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
이러한 방전셀은 도 2에 도시된 바와 같이 매트릭스 형태로 배치된다. 도 2에서 방전셀(1)은 스캔전극라인(Y1 내지 Ym), 서스테인전극라인(Z1 내지 Zm) 및 어드레스전극라인(X1 내지 Xn)의 교차부에 마련된다. 스캔전극라인(Y1 내지 Ym)은 순차적으로 구동되고, 서스테인전극라인(Z1 내지 Zm)은 공통적으로 구동된다. 어드레스전극라인들(X1 내지 Xn)은 기수번째 라인들과 우수번째 라인들로 분할되어 구동된다.
이러한 3전극 교류 면방전형 PDP는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 실례로, 8비트의 비디오 데이터를 이용하여 256 계조로 화상이 표시되는 경우 각 방전셀(1)에서의 1 프레임 표시기간(예를 들면, 1/60초=약 16.7msec)은 도 3에 도시된 바와 같이 8개의 서브필드(SF1 내지 SF8)로 분할된다. 각 서브필드(SF1 내지 SF8)는 다시 리셋 기간, 어드레스 기간 및 유지 기간으로 분할하고, 서스테인 기간에 1:2:4:8:…:128의 비율로 가중치를 부여하게 된다. 여기서, 리셋 기간은 방전셀을 초기화하는 기간이고, 어드레스 기간은 비디오데이터의 논리값에 따라 선택적인 어드레스방전이 발생하게 하는 기간이며, 유지 기간은 상기 어드레스방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다. 리셋 기간과 어드레스 기간은 각 서브필드 기간에 동일하게 할당된다.
도 4는 과전류가 가장 많이 발생되는 데이터 패턴을 나타내는 평면도이고, 도 5는 도 4에 도시된 패턴에 따른 PDP의 구동방법을 나타내는 파형도이며, 도 6은데이터 드라이버 IC의 단위 구동부와 PDP의 등가회로도이다.
도 4 내지 도 6을 참조하면, 먼저 패널에 표시되는 데이터 패턴 중 전류가 가장 많이 소비되는 패턴은 도 4와 같이 수평방향(H)과 수직방향(V)에서 인접한 셀들 간에 켜지는 셀과 꺼지는 셀이 교번하는 패턴이다. 이와 같이 교번하는 패턴에 대한 데이터 구동 파형은 도 5와 같이 인접하는 두 셀에 교번적으로 인가된다. 이 때, 인접하는 두 셀에 인가되는 데이터 펄스(DP)는 하강 구간과 상승 구간을 가지게 된다. 이러한 구간들은 데이터 드라이버 IC의 특성상 발생할 수 밖에 없으며, 각 데이터 펄스(DP)는 래치 인에이블(Latch Enable ; LE) 신호에 의해 스위칭된다. 이를 상세히 하면, 하나의 어드레스 전극라인(X)을 구동하기 위한 데이터 드라이브 IC의 단위 구동부는 각각 데이터(D1,D2)와 기저전압원(GND 또는 저전위 공통전압) 사이에 푸쉬풀(Push-pull) 형태로 접속된 두 개의 스위치소자(T1,T2 또는 T3,T4)로 구성된다. 수평방향(H)이나 수직방향(V)으로 켜지는 셀과 꺼지는 셀이 반복되면, 이 때의 등가회로는 도 6과 같이 나타날 수 있다. 어느 하나의 켜지는 셀에 데이터(D1)가 공급되고 이에 인접한 꺼지는 셀에 데이터(D2)가 공급되지 않으면, 켜지는 셀의 데이터(D1)는 제1 스위치소자(T1)와 PDP의 셀(Cp)을 경유하는 전류패스를 따라 PDP의 셀(Cp)에 공급된다. 또한, 이 데이터(D1)는 제4 스위치소자(T4)와 기저전압원(GND)을 경유하는 전류패스를 따라 인접한 단위 구동부에 누설된다. 따라서, 수평방향(H)과 수직방향(V)에서 켜지는 셀과 꺼지는 셀이 교번할 때에, 데이터 드라이버 IC 내에서 누설전류가 많아지게 되므로 그 만큼 데이터 드라이브 IC의 소비전력이 커지게 된다.
따라서, 본 발명의 목적은 데이터 드라이버 IC의 소비전력을 줄이도록 한 PDP의 구동방법 및 장치를 제공하는 데 있다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도이다.
도 2는 도 1에 도시된 방전셀들을 포함하는 플라즈마 디스플레이 패널의 전체적인 전극 배치도이다.
도 3은 통상의 서브필드 구동방법을 설명하기 위한 한 프레임 구성도이다.
도 4는 과전류가 가장 많이 발생되는 데이터 패턴을 나타내는 평면도이다.
도 5는 도 4에 도시된 패턴에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 6은 어드레스 구동부와 패널의 등가 회로도이다.
도 7은 본 발명의 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 8은 본 발명의 실시예에 따른 PDP의 구동장치를 나타내는 도면이다.
도 9는 도 8에 도시된 과전류 발생패턴 검출부를 상세히 나타내는 도면이다.
도 10은 n-1 번째 수평라인과 n 번째 수평라인에서 수직으로 인접한 두 비트 데이터에 대한 XOR 연산과 카운트를 나타내는 도면이다.
도 11은 수평으로 인접한 두 비트 데이터에 대한 XOR 연산과 카운트를 나타내는 도면이다.
도 12는 본 발명에 따른 PDP의 구동장치 적용시 소비전력에 대한 효과를 나타내는 그래프이다.
< 도면의 주요 부분에 대한 부호의 설명 >
81 : 프레임 메모리82 : 역감마 보정부
83 : 이득 조정부84 : 오차확산부
85 : 서브필드 맵핑부86 : 데이터 정렬부
87 : 어드레스 구동부88 : 스캔 구동부
89 : 서스테인 구동부90 : PDP
91 : 파형 발생부92 : 과전류 발생 패턴 검출부
93 : 타이밍 컨트롤러103 : 라인 메모리
104 : XOR 연산부105,108 : 카운터
106 : 비트 지연기107 : XOR 게이트
109 : 가산기112 : 과전류 패턴 판단부
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 구동방법은 입력 영상에서 전류의 소비가 많은 데이터 패턴을 검출하는 단계와, 상기 전류의 소비가 많은 데이터 패턴에서 어드레스 기간에 데이터 펄스를 인접하는 셀에 독립적으로 인가되도록 제어하는 단계를 포함하는 것을 특징으로 한다.
본 발명에서의 상기 데이터 패턴을 검출하는 단계는 수평라인에서 인접한 두 셀에 대응하는 비트 데이터들에 대하여 배타적 논리합 연산하는 단계와, 상기 배타적 논리합 연산의 결과에 의해 발생되는 상기 수평라인에서 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제1 계수신호를 발생하는 단계와, n-1(단, n은 2 이상의 정수) 번째 수평라인과 n 번째 수평라인에서 수직으로 인접한 두 셀에 대응하는 비트 데이터들에 대하여 배타적 논리합 연산하는 단계와, 상기 배타적 논리합 연산의 결과에 의해 발생되는 상기 수직으로 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제2 계수신호를 발생하는 단계와, 상기 제1 및 제2 계수신호를 가산하는 단계와, 상기 가산된 계수값을 소정의 임계값과 비교하는 단계와, 상기 가산된 계수값이 상기 임계값 이상이면 상기 입력 영상을 상기 전류의 소비가 많은 데이터패턴으로 판단하는 단계를 포함하는 것을 특징으로 한다.
본 발명에서의 상기 데이터 펄스를 인접하는 셀에 독립적으로 인가되도록 제어하는 단계는, 상기 전류의 소비가 많은 데이터 패턴으로 판단된 정보가 입력되는 단계와, 상기 입력된 판단정보로 하여금 상기 인접하는 셀의 각 어드레스 전극에 데이터 펄스가 독립적으로 인가되도록 한 제어신호를 생성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에서의 상기 제어신호는 현재 어드레스 전극에 인가되는 데이터 펄스가 오프되도록 한 신호인 것을 특징으로 한다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동장치는 입력 영상에서 전류의 소비가 많은 데이터 패턴을 검출하는 과전류 발생 패턴 검출부와, 상기 전류의 소비가 많은 데이터 패턴에서 어드레스 구동부에 데이터펄스의 인가를 제어하는 타이밍 컨트롤러를 구비하는 것을 특징으로 한다.
본 발명에서의 상기 과전류 발생 패턴 검출부는 수평라인의 입력 영상을 1 비트 단위로 지연시키는 1 비트 지연기와, 상기 1 비트 지연된 비트 데이터와 상기 입력 영상의 미지연 비트 데이터에 대하여 배타적 논리합 연산하기 위한 제1 연산부와, 상기 제1 연산부에 접속되어 상기 수평라인에서 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제1 계수신호를 발생하는 제1 카운터와, 상기 입력 영상을 1 수평라인 단위로 지연시키기 위한 1 라인 지연기와, 상기 1 라인 지연기에 의해 지연된 n-1(단, n은 2 이상의 정수) 번째 수평라인과 입력라인으로부터의 n 번째 수평라인에서 수직으로 인접한 두 셀에 대응하는 비트 데이터들에 대하여 배타적논리합 연산하는 제2 연산부와, 상기 제2 연산부에 접속되어 상기 수직으로 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제2 계수신호를 발생하는 제2 카운터와, 상기 제1 및 제2 계수신호를 가산하는 가산기와, 상기 가산된 계수값을 소정의 임계값과 비교하고 상기 가산된 계수값이 상기 임계값 이상이면 상기 입력 영상을 상기 전류의 소비가 많은 데이터 패턴으로 판단하여 상기 타이밍 컨트롤러에 정보를 공급하는 과전류 패턴 판단부를 구비하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 7 내지 도 12를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 7은 본 발명의 실시예에 따른 PDP의 구동방법을 나타내는 파형도로서, 특히 도 4에 도시된 데이터 패턴에 대한 데이터 펄스 및 제어펄스를 나타내는 도면이다.
도 7을 참조하면, 본 발명의 구동파형의 어드레스 기간에 인접하는 두 셀 내에 포함된 어드레스전극라인(X)에는 데이터 펄스(DP)가 공급되고, 스캔전극라인(Y)에는 스캔펄스(SP)가 공급된다. 데이터 펄스(DP)는 스캔펄스(SP)와 동기되는 메인 데이터펄스(MDP)와, 메인 데이터펄스(MDP)와 다음 어드레스전극라인(X)에 인가되는 메인 데이터펄스(MDP) 사이에 메인 데이터펄스(MDP)와 연계되어 하강 램프기울기를 가지는 보조 데이터펄스(ADP)로 구성된다. 메인 데이터 펄스(MDP)는 래치 인에이블(Latch Enable ; LE) 신호의 인가와 동시에 공급되며, 보조 데이터 펄스(ADP)는블랭크(Blank) 신호의 인가와 동시에 공급된다. 이 때, 래치 인에이블(Latch Enable ; LE) 신호는 데이터 드라이버 IC 내에 래치된 데이터를 출력시키는 역할을 하며, 블랭크 신호는 데이터 드라이버 IC로부터의 모든 출력신호를 로우 신호로 출력되도록 하는 역할을 한다.
이들의 구동을 상세히 설명하면, 한 셀 내의 메인 데이터펄스(MDP)가 인가되어 스캔펄스(SP)와 어드레스방전이 완료되면 블랭크 신호에 의해 보조 데이터펄스(ADP)가 인가된다. 이후 래치 인에이블(LE) 신호에 의해 다음 어드레스전극라인(X)에 데이터펄스(DP)가 공급된다. 또한, 메인 데이터펄스(MDP)와 동기되도록 인가되는 스캔펄스(SP)는 도시하지 않은 타이밍 컨트롤러로부터의 클럭신호(CLK)의 상승에지와 동기되어 순차적으로 인가되며, 인가되는 클럭신호(CLK)의 파형폭은 조절되어질 수 있다. 이러한 스캔펄스(SP)는 타이밍 컨트롤러로부터의 스트로브(Strobe) 신호(STB)의 상승에지와 동기되어 해당 스캔전극라인(Y)에 대한 인가가 중단되며 스캔기준전위를 유지하게 된다.
이로 인하여, 인접하는 두 셀에 있어서 한 셀의 보조 데이터펄스(ADP)와 다른 셀의 메인 데이터펄스(MDP)의 상승구간이 겹치지 않게 된다. 즉, 하나의 켜지는 셀에 공급되는 제1 데이터 펄스(DP1)와 이에 인접한 셀의 다음 켜지는 셀에 공급되는 제2 데이터 펄스(DP2)가 독립적으로 구동됨으로써 PDP의 셀(Cp)간에 교번 하는 데이터 패턴에 의한 누설전류가 줄어들게 된다. 이러한 결과로 인하여, 데이터 드라이브 IC의 소비전력이 줄일 수 있게 된다.
도 8은 본 발명의 실시예에 따른 PDP의 구동장치를 나타낸다.
도 8을 참조하면, 데이터(RGB)가 입력되는 프레임 메모리(81)와, 역감마 보정을 실시하기 위한 제1 및 제2 역감마 보정부(82A,82B)와, 역감마 보정된 비디오 데이터를 유효이득만큼 증폭시키기 위한 이득 조정부(83)와, 오차성분을 주변 셀들에 확산시키기 위한 오차확산부(84)와, 비트별로 재배열된 데이터를 서브필드에 맵핑하기 위한 서브필드 맵핑부(85)와, PDP(90)의 해상도 포맷에 적합하게 서브필드 맵핑부(85)로부터 입력되는 비디오 데이터를 변환하기 위한 데이터 정렬부(86)와, PDP(90)의 어드레스 전극라인(X)을 구동하기 위한 어드레스 구동부(87)와, 구동파형을 발생하기 위한 파형 발생부(91)와, PDP(90)의 스캔전극라인(Y) 및 서스테인전극라인(Z)을 구동하기 위한 스캔 구동부(88) 및 서스테인 구동부(89)와, 각 구동부(87,88,89)를 제어하기 위한 타이밍 컨트롤러(93)와, 프레임 메모리(81)와 타이밍 컨트롤러(93) 사이에 접속된 과전류 발생패턴 검출부(92)를 구비한다.
프레임 메모리(81)는 한 프레임 분의 데이터(RGB)를 저장하고 저장된 데이터를 제1 및 제2 역감마 보정부(82A,82B)에 공급하게 된다.
제1 및 제2 역감마 보정부(82A,82B)는 프레임 메모리(81)로부터 공급되는 데이터에 대하여 역감마 보정을 실시한다.
이득 조정부(83)는 제1 역감마 보정부(82A)에서 보정된 비디오 데이터를 유효이득만큼 증폭시킨다. 오차확산부(84)는 셀의 오차 성분을 주변 셀들에 확산시킴으로써 휘도값을 미세하게 조정하는 역할을 한다.
서브필드 맵핑부(85)는 오차 확산부(84)로부터 보정된 비디오 데이터를 서브필드별로 재할당한다. 데이터 정렬부(86)는 PDP(90)의 해상도 포맷에 적합하게 서브필드 맵핑부(85)로부터 입력되는 비디오 데이터를 변환하여 어드레스 구동부(87)로 공급한다.
과전류 발생패턴 검출부(92)는 프레임 메모리(81)와 타이밍 컨트롤러(93) 사이에 접속되어 과전류가 발생될 수 있는 데이터 패턴을 검출하여 검출정보를 타이밍 컨트롤러(93)에 공급한다. 이러한 과전류 발생패턴 검출부(92)에 대한 상세한 설명은 도 9 내지 도 11을 결부하여 후술된다.
파형 발생부(91)는 PDP(90)의 스캔전극라인(Y)과 서스테인전극라인(Z)에 접속되어 스캔전극라인(Y)에 필요한 리셋, 스캔전압 및 서스테인 전압을 발생함과 아울러 서스테인전극라인(Z)에 필요한 서스테인전압을 발생하게 된다.
도 9를 참조하면, 과전류 발생패턴 검출부(92)는 1 수평 라인분의 데이터를 저장하기 위한 라인 메모리(103)와, 1 비트를 지연시키기 위한 1 비트 지연기(106)와, 입력라인(110)과 라인 메모리(103)에 접속된 배타적 논리합 연산부(104)(이하, 'XOR 연산부'라 한다)와, XOR 연산부(104)와 출력라인(111) 사이에 접속된 제1 카운터(105) 및 가산기(109)와, 입력라인(110)과 1 비트 지연기(106)에 접속된 XOR 게이트(107)와, XOR 게이트(107)와 가산기(109) 사이에 접속된 제2 카운터(108)와, 가산기(109)에 접속되어 타이밍 컨트롤러(93)에 제어정보를 공급하기 위한 과전류 패턴 판단부(112)를 구비한다.
라인 메모리(103)는 입력라인(110)으로부터의 데이터를 1라인분씩 저장하고, 저장된 데이터를 XOR 연산부(104)에 공급하게 된다. 따라서, 라인 메모리(103)는 1 수평라인 단위로 데이터를 지연시키게 된다.
XOR 연산부(104)는 라인 메모리(103)로부터 공급되는 n-1(단, n은 2 이상의 양의 정수) 번째 수평라인 데이터와 입력라인(11)으로부터 공급되는 n 번째 수평라인 데이터에 대하여 비트별로 XOR 연산을 수행하게 된다. 이 XOR 연산부(104)는 도 10과 같이 n-1 번째 수평라인과 n 번째 수평라인에서 수직으로 인접한 두 셀의 데이터가 다르면 하이논리 '1'을 발생하고, 수직으로 인접한 두 셀의 데이터가 동일하면 로우논리 '0'을 발생한다.
제1 카운터(105)는 XOR 연산부(104)로부터 출력되는 하이논리 '1'의 수를 계수하게 된다.
1 비트 지연기(106)는 입력라인(11)으로부터의 데이터를 1 비트씩 저장하고, 저장된 1 비트를 XOR 게이트(107)에 공급하게 된다. 이 1 비트 지연기(106)는 플립플롭으로 구현될 수 있다.
XOR 게이트(107)는 1 비트 지연기(106)로부터 공급되는 n-1(단, n은 2 이상의 양의 정수) 번째 비트와 입력라인(11)으로부터 공급되는 n 번째 비트에 대하여 XOR 연산을 수행하게 된다. 이 XOR 게이트(107)는 도 11과 같이 수평으로 인접한 n-1 번째 비트와 n 번째 비트의 논리값이 다르면 하이논리 '1'을 발생하고, 수평으로 인접한 두 셀의 데이터가 동일하면 로우논리 '0'을 발생한다.
제2 카운터(108)는 XOR 게이트(107)로부터 출력되는 하이논리 '1'을 계수하게 된다.
가산기(109)는 제1 및 제2 카운터(105,108)의 계수값을 가산하여 과전류 패턴 판단부(112)에 공급하게 된다.
과전류 패턴 판단부(112)는 미리 설정된 임계값과 가산기(109)에 의해 가산된 계수값을 비교하여 계수값이 임계값 이상이면 해당 데이터가 수직방향과 수평방향에서 과전류가 많이 발생할 수 있는 데이터 패턴으로 판단하여 타이밍 컨트롤러(93)에 어드레스 구동부(87) 제어신호를 출력하도록 한다.
상기에서와 구동장치를 이용하여 PDP 구동시 과전류 발생 데이터 패턴이 검출될 경우에는 도 7에 도시된 바와 같이 어드레스 구동부를 제어하고 그러하지 아니할 경우에는 종래기술에서와 같이 어드레스 구동부를 제어하여 데이터펄스를 출력시킴으로써 소비전력을 감소시킬 수 있게 된다. 이는 도 12에서와 같이 과전류 패턴이 발생되는 수퍼 픽셀 및 서브 픽셀영역에서 소비전력이 감소됨으로 인하여 알 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법 및 장치는 수평방향과 수직방향에서 온 데이터와 오프 데이터의 교번 정도를 판단하여 데이터 드라이브 IC에서 많은 전류가 소비될 수 있는 데이터 패턴에서 어드레스 기간에 데이터 펄스를 독립적으로 인가시키게 된다. 그 결과, 본 발명에 따른 PDP의 구동방법 및 장치는 과전류가 발생될 수 있는 데이터 패턴에서 스위칭 횟수와 누설전류를 줄임으로써 데이터 드라이브 IC의 소비전력을 줄일 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (6)

  1. 입력 영상에서 전류의 소비가 많은 데이터 패턴을 검출하는 단계와,
    상기 전류의 소비가 많은 데이터 패턴에서 어드레스 기간에 데이터 펄스를 인접하는 셀에 독립적으로 인가되도록 제어하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 데이터 패턴을 검출하는 단계는 수평라인에서 인접한 두 셀에 대응하는 비트 데이터들에 대하여 배타적 논리합 연산하는 단계와,
    상기 배타적 논리합 연산의 결과에 의해 발생되는 상기 수평라인에서 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제1 계수신호를 발생하는 단계와,
    n-1(단, n은 2 이상의 정수) 번째 수평라인과 n 번째 수평라인에서 수직으로 인접한 두 셀에 대응하는 비트 데이터들에 대하여 배타적 논리합 연산하는 단계와,
    상기 배타적 논리합 연산의 결과에 의해 발생되는 상기 수직으로 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제2 계수신호를 발생하는 단계와,
    상기 제1 및 제2 계수신호를 가산하는 단계와,
    상기 가산된 계수값을 소정의 임계값과 비교하는 단계와,
    상기 가산된 계수값이 상기 임계값 이상이면 상기 입력 영상을 상기 전류의 소비가 많은 데이터 패턴으로 판단하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1 항에 있어서,
    상기 데이터 펄스를 인접하는 셀에 독립적으로 인가되도록 제어하는 단계는,
    상기 전류의 소비가 많은 데이터 패턴으로 판단된 정보가 입력되는 단계와,
    상기 입력된 판단정보로 하여금 상기 인접하는 셀의 각 어드레스 전극에 데이터 펄스가 독립적으로 인가되도록 한 제어신호를 생성하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 3 항에 있어서,
    상기 제어신호는 현재 어드레스 전극에 인가되는 데이터 펄스가 오프되도록 한 신호인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 입력 영상에서 전류의 소비가 많은 데이터 패턴을 검출하는 과전류 발생 패턴 검출부와,
    상기 전류의 소비가 많은 데이터 패턴에서 어드레스 구동부에 데이터펄스의 인가를 제어하는 타이밍 컨트롤러를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  6. 제 5 항에 있어서,
    상기 과전류 발생 패턴 검출부는 수평라인의 입력 영상을 1 비트 단위로 지연시키는 1 비트 지연기와,
    상기 1 비트 지연된 비트 데이터와 상기 입력 영상의 미지연 비트 데이터에 대하여 배타적 논리합 연산하기 위한 제1 연산부와,
    상기 제1 연산부에 접속되어 상기 수평라인에서 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제1 계수신호를 발생하는 제1 카운터와,
    상기 입력 영상을 1 수평라인 단위로 지연시키기 위한 1 라인 지연기와,
    상기 1 라인 지연기에 의해 지연된 n-1(단, n은 2 이상의 정수) 번째 수평라인과 입력라인으로부터의 n 번째 수평라인에서 수직으로 인접한 두 셀에 대응하는 비트 데이터들에 대하여 배타적 논리합 연산하는 제2 연산부와,
    상기 제2 연산부에 접속되어 상기 수직으로 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제2 계수신호를 발생하는 제2 카운터와,
    상기 제1 및 제2 계수신호를 가산하는 가산기와,
    상기 가산된 계수값을 소정의 임계값과 비교하고 상기 가산된 계수값이 상기 임계값 이상이면 상기 입력 영상을 상기 전류의 소비가 많은 데이터 패턴으로 판단하여 상기 타이밍 컨트롤러에 정보를 공급하는 과전류 패턴 판단부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
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