KR20040016475A - 전력공급장치의 연계보호회로 - Google Patents

전력공급장치의 연계보호회로 Download PDF

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Abstract

전력공급장치의 연계보호회로에 대해 개시한다. 본 발명은 전력공급장치 각상의 구동이 이루어지는 드라이버회로와, 상기 드라이버회로에 접속되어 보호기능을 수행하는 보호회로와, 상기 드라이버회로와 보호회로에 연계되어 폴트신호의 입출력이 이루어지는 컨트롤러를 포함하여 이루어진 전력공급장치의 연계보호회로에 관한 것으로, 이 보호회로는, 각상별 게이트신호의 입출력이 이루어져 암단락신호가 발생되는 암단락 신호처리부와, 다른 보호회로로부터 출력되는 외부폴트신호를 입력받아 처리하는 외부폴트 신호처리부와, 그리고 과전류신호를 다른 보호회로의 외부폴트신호로서 출력하고, 동일상의 드라이버회로로부터 과전류신호를 입력받을 수 있도록 구성한 과전류 신호처리부를 포함하여 이루어진다. 본 발명에 따르면, 각상의 모듈이 암단락신호, 과전류신호, 외부폴트신호에 의해 연계된 보호동작을 수행함으로써 컨트롤러와 드라이브회로간에 이격거리 조절이 용이할 뿐만 아니라 효과적인 보호동작을 수행할 수 있다.

Description

전력공급장치의 연계보호회로{Local protection circuit of power supply}
본 발명은 전력공급장치의 연계보호회로에 관한 것으로, 특히 암단락 방지, 과전류 방지, 및 모듈간 연계 보호동작을 정의하는 전력공급장치의 연계보호회로에 관한 것이다.
PWM 컨버터 및 인버터의 구동회로는 스위칭 소자 2개를 직렬로 연결하는 암 모듈(Arm module)이나, 2개의 암(Arm)을 병렬로 연결한 단상풀브릿지 구동모듈로 구성되어 있다. 이 경우 각 모듈들은 스위칭 소자를 보호하기 위해서 암단락 방지 및 스위치의 과전류 방지 기능을 보호기능으로 갖고 있다.
각 모듈 보호회로의 폴트신호가 컨트롤러쪽으로 연결되어 이상 발생시 컨트롤러에서 게이트 신호를 차단하는 중앙제어방식이 있으며, 이상 발생시 각 모듈에서 일차적으로 게이트 신호를 우선 차단하고, 곧이어 컨트롤러 쪽으로 폴트신호를 인가하여 차단하는 로컬제어방식이 있다.
이러한 방식들은 기본적으로 컨트롤러와 드라이브회로간에 이격거리가 매우 짧다는 전제하에서 게이트 보호전략을 작성한 것이다. 부득이하게 1 ∼ 2[m]정도의 이격 거리가 발생할 경우에는 시스템의 안전을 위해서 게이트 보호전략을 재수립해야 될 필요성이 있다.
대용량의 PWM 전력변환장치의 경우 시스템 전체의 외관이 크기 때문에 제어보드나 센싱보드, 드라이브 보드 등의 여러 구성 요소간에 큰 이격거리가 존재하기 마련이다. 특히, 전력용 스위칭 소자를 구동하는 드라이브 보드는 가능한 컨트롤 보드와 가까이 위치시킨다는 엔지니어 관점상에서의 원칙이 있음에도 불구하고 앞서의 시스템의 구조적인 특성 때문에 제어보드와 이격거리가 커질 수 있다.
이로 인해서 제어보드와 드라이브 보드는 긴 신호선(1 ∼ 2[m] 이상)으로 연결되어 노이즈 등에 취약한 구조를 갖고 있어서 컨트롤러에서 암단락이 발생하지 않도록 게이트 신호를 발생시킨다 하더라도 노이즈의 영향을 고려하여 게이트 드라이브 쪽에서의 암단락 방지회로가 필수적이다. 또한, 과전류 신호를 검출하여 암단락과 마찬가지로 게이트 신호를 차단하고 게이트 드라이브 이상을 컨트롤러에 알려야 한다.
이상의 두가지 보호방법은 이미 널리 알려진 보호방법이지만, 2개 이상의 모듈간의 연계된 보호 동작에 대한 개념이 아직까지 제시되지 않고 있는 상황이다.
따라서, 본 발명의 목적은 암단락 방지, 과전류 방지, 및 모듈간 연계 보호동작을 정의하기 위해, 각 모듈이 서로 폴트신호를 환형으로 공유하여 어느 하나의 보드에서 폴트신호를 인식하면 다른 보드로 폴트신호를 출력하여 순차적인 연계동작이 이루어지는 전력공급장치의 연계보호회로를 제공하는데 있다.
도 1은 본 발명의 연계보호의 개념을 나타낸 도면,
도 2는 단상시스템에서의 연계보호회로를 나타낸 도면,
도 3은 3상 풀브리지 인버터 회로에 응용을 위한 모듈결선도를 개략적으로 나타낸 도면이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 10', 10" : 보호회로 20, 20', 20" : 드라이버회로
AND : 논리곱회로 NOR : 논리합 부정회로
NOT : 논리부정회로
일반적으로, 무정전 전원 공급장치(UPS)란 통상적인 전원 공급이 안되거나 정전이 될 때에는 순시에 중단 없이 전력을 자동으로 공급하는 시스템이다. 무정전 전원 공급장치는 중단 없이 지속적인 전원을 공급해야 하는 작동중의 컴퓨터를 비롯한 전자기기류의 필수장치로서 전압이나 주파수의 변동, 또는 순간 정전에도 안정된 전원을 공급해 컴퓨터의 데이터가 파괴 내지 소거되는 것을 방지, 보호하거나 각종 제어장치의 제어기능상실 및 오동작을 방지하기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.
도 1은 본 발명의 지역보호(Local Protection)의 개념을 나타낸 도면이다. 도 1에 도시된 바와 같이, PWM 게이트 신호는 드라이브 회로에서 입력된 과전류 신호와, 게이트 신호에 의해서 생성된 암단락방지 신호와, 그리고 다른 보호회로 모듈에서 입력된 보호신호에 의해서 작동한다.
이 때, 게이트 신호에 의한 암단락 방지를 위해서 위쪽 스위치와 아래쪽 스위치를 동시에 켜는 경우에 대한 보호(protection)가 필요한 데 이를 위해 [표 1]에 암단락 방지를 위한 진리표를 나타내었다.
[표 1]
GPAP(GPBP) GPAN(GPBN) latchedER1, ER2 latch clearERST1, ERST2 비고
0 0 0 1 하나의 암에 대해서 Upper, Lower가 동시에 'L' 스위칭 신호일 때 리셋
0 1 0 0 유지
1 0 0 0 유지
1 1 1 0 유지
동시에 ‘1’이 될 때만 ER1 또는 ER2 신호가 액티브된다. 하나의 드라이브회로는 두 개의 암에 대한 게이트 신호가 들어오는데, 첫 번째 암 및 두 번째 암에 대해서는 각각 ER1 및 ER2가 ‘1’이 되면 정상이고, ‘0’이 되면 암이 단락되도록 게이트가 인가되는 것이다. 그리고 2개의 상태 ER1, ER2는 게이트 신호가 모두 ‘1’이 되지 않는 나머지의 입력에 대해서는 상태를 유지하므로 래치된 신호로 설계한다. 래치된 신호를 리셋할 때는 모든 게이트 신호를 ‘0’로 유지함으로써 /ERST1 및 /ERST2 신호를 생성하여 리셋을 할 수 있도록 한다.
[표 2]에는 과전류 방지회로의 경우 진리표를 나타내었다.
[표 2]
/STACK_FT1 ERST1 ERST2 latched OC 비고
latch '1' at rising falling edge 0 0 1 리셋
latch '1' at rising falling edge 0 1 1 리셋
latch '1' at rising falling edge 1 0 1 리셋
latch '1' at rising falling edge 1 1 0 리셋 2개의 신고가 들어오지 않고 상승 에지에서 OC set.
스위치에 과전류를 나타내는 /STACK_FT1은 드라이브회로에서 PWM 시 스위치의 턴온 전압을 입력으로 하게 된다. 따라서 펄스형태로 신호가 들어오게 되므로 이를 래치해야 될 필요가 있으며 리셋시에는 암단락의 경우와 같이 /ERST1 및 /ERST2에 의해서 리셋을 할 수 있다. 마찬가지로 다른 보호회로에서 전달받은 보호 연계신호인 /EXFT에 대해서도 마찬가지로 같은 회로를 구성할 수 있으며 이에 대한 진리표는 생략하기로 한다.
[표 3]에는 앞서의 암단락 과전류보호 및 보호연계를 종합한 최종 보호 회로에 대한 진리표를 나타내었다.
[표 3]
OC EXT ER1 ER2 STACK_FT GPAP1 GPAN1 GPBP1 GPBN1 비고
0 0 0 0 0 GPAP GPAN GPBP GPBN 에러가 하나도 없을 때만 PWM enabled
X X X 1 1 0 0 0 0 disabled
X X 1 X 1 0 0 0 0 disabled
X 1 X X 1 0 0 0 0 disabled
1 X X X 1 0 0 0 0 disabled
위의 세가지 보호회로중 한가지만 액티브가 되더라도 PWM을 차단하고, 나머지의 경우에는 입력 받은 PWM신호를 드라이브회로로 그대로 전달하도록 진리표를 작성하기로 한다.
앞서의 진리표를 바탕으로 도 2와 같은 보호회로를 구성할 수 있다. 도 2는단상 인버터 드라이브 회로를 나타낸 회로도이다. 여기서, 도면에 표시된 기호에서, 게이트 입력신호는 GPAP/GPAN, GPBP/GPBN 이고, 게이트 출력신호는 GPAP1/GPAN1, GPBP1/GPBN1 이다. STACK_FT1은 드라이브회로에서 출력하는 과전류(OC : Over Current)신호이며, ext는 3상 시스템을 구성할 경우 3개의 드라이브회로가 필요하므로 다른 보호회로에서 출력하는 외부 셧다운 신호이다.
도 2에 도시된 바와 같이, 첫 번째 암과 두 번째 암에 각각 인가되는 게이트신호(GPAP, GPAN, GPBP, GPBN)를 논리연산하기 위해, 첫 번째 암에 인가되는 게이트신호(GPAP, GPAN)가 각각에 입력될 수 있도록 접속된 제1 논리곱회로(AND1) 및 제1 논리합 부정회로(NOR1)와, 상기 제1 논리곱회로(AND1)로부터 출력되는 신호가 클럭단자로 입력될 수 있도록 제1 논리곱회로(AND1)의 출력단과 접속되고, 제1 논리합 부정회로(NOR1)의 출력단에 접속된 제1 논리부정회로(NOT1)에서 출력된 신호가 클리어단자(CLR)로 입력될 수 있도록 제1 논리부정회로(NOT1)에 접속되며, 입력전원(Vcc)이 데이터단자(D)에 접속되어 있는 제1 D플립플롭(D1)이 마련된다.
또한, 두 번째 암에 인가되는 게이트신호(GPBP, GPBN)를 처리하기 위한 회로의 구성은 상기한 첫 번째 암에 인가되는 게이트신호(GPAP, GPAN)를 처리하기 위한 회로의 구성과 동일하다(제2 논리곱회로(AND2), 제2 논리합 부정회로(NOR2), 제1 논리부정회로(NOT2), 제2 D플립플롭(D2)). 그리고, 상기 제1 D플립플롭(D1) 및 제2 D플립플롭(D2)의 출력단에는 제3 논리부정회로(NOT3) 및 제4 논리부정회로(NOT4)가 각각 접속되어 있다. 이 제3, 제 4논리부정회로(NOT3, NOT4)로부터 암단락여부에 관한 신호가 출력된다.
이어서, 상기 첫 번째 암의 제1 논리합 부정회로(NOR1)와 제1 논리부정회로(NOT1) 사이의 접점에 일단이 접속됨과 동시에 상기 두 번째 암의 제2 논리합 부정회로(NOR2)와 제2 논리부정회로(NOT2) 사이의 접점에 타단이 접속된 제3 논리곱회로(AND3)가 마련된다. 이 제3 논리곱회로(AND3)의 출력단에 접속된 제5 논리부정회로(NOT5)에서 출력된 신호가 클리어단자(CLR)로 입력될 수 있도록 제5 논리부정회로(NOT5)에 접속되며, 과전류신호를 제6 논리부정회로(NOT6)를 거쳐 클럭단자로 입력할 수 있도록 제6 논리부정회로(NOT6)에 접속되고, 입력전원(Vcc)이 데이터단자(D)에 접속되어 있는 제3 D플립플롭(D3)이 마련된다.
그리고, 상기 제5 논리부정회로(NOT5)와 제3 D플립플롭(D3)의 클리어단자(CLR) 사이의 접점이 클리어단자(CLR)에 접속되고, 외부 드라이버로부터 입력되는 외부폴트신호(/EXFT)에 대해 제7 논리부정회로(NOT7)를 거쳐 출력된 신호를 클럭단자로 입력시킬 수 있도록 상기 제7 논리부정회로(NOT7)에 접속되며, 입력전원(Vcc)이 데이터단자(D)에 접속되어 있는 제4 D플립플롭(D4)이 마련된다. 이 제4 D플립플롭(D4)의 출력단에는 제8 논리부정회로(NOT8)가 접속되어 있다.
한편, 상기한 제3 D플립플롭(D3)의 출력단에는 제9 논리부정회로(NOT9)가 접속된다. 이 제9 논리부정회로(NOT9)를 거쳐 출력된 신호가 입력될 수 있도록 일단이 접속되고, 상기 제1 D플립플롭(D1) 및 제2 D플립플롭(D2)의 제3, 제4 논리부정회로(NOT3, NOT4) 각각의 출력단이 접속되는 제4 논리곱회로(AND4)의 출력 신호가 입력될 수 있도록 타단이 접속되는 제5 논리곱회로(AND5)가 마련된다. 그리고, 이 제5 논리곱회로(AND5)의 출력단이 일단에 접속되고, 다른 보호회로로부터 출력되는외부 셧다운 신호(ext)가 입력될 수 있도록 접속되는 제6 논리곱회로(AND6)가 마련된다.
도 3은 게이트 구동회로가 3개 모듈의 경우 보호회로부의 결선도이다. 3개의 모듈이 서로 폴트신호를 환형으로 공유하고 있는 것을 볼 수 있으며, 세 개의 보드중 어느 하나라도 폴트를 인식하면 곧바로 연결된 다른 보드로 폴트신호를 보내주어 다른 보드에서는 시간지연 없이 순시적으로 폴트에 연계동작하도록 설계하고 있다. 또한 공유하는 폴트신호를 액티브 로우(Active Low)로 설계함으로서 연결된 보드중 하나에 전원이상으로 다운된다면 바로 다음 보드에서 폴트로 인식하도록 안전성 확보에 배려하고 있다.
시스템의 동작을 정리하면 3개 모듈중 어느 하나라도 과전류 폴트신호가 들어오거나, 암단락 폴트신호가 검출이 되면, 해당 모듈이 게이트를 차단함과 동시에 연결된 다음 모듈에 폴트신호를 전달하여 이어진 모든 모듈이 동시에 게이트를 차단한다. 또한 컨트롤러에서는 각 모듈의 폴트신호를 검출할 수 있으며, 소프트웨어적으로 리셋 시킬 수가 있어야 하는데 모든 게이트 신호를 “Low”로 인가함으로서 폴트상태를 리셋할 수 있다.
도 3에 도시된 바와 같이, 각 상별로, 게이트신호의 입출력이 이루어지고, 다른 보호회로로부터 출력되는 외부폴트신호를 입력받으며, 과전류신호를 다른 보호회로의 외부폴트신호로서 출력하고, 동일상의 드라이버회로로부터 과전류신호를 입력받는 보호회로(10, 10', 10")와, 상기 보호회로로부터 출력되는 게이트신호를 입력받으며, 과전류신호를 동일상의 보호회로로 출력하는 드라이버회로(20, 20',20")로 구성된다.
상술한 바와 같이, 본 발명에 따른 전력공급장치의 연계보호회로는, 각상의 모듈이 암단락신호, 과전류신호, 외부폴트신호에 의해 연계된 보호동작을 수행함으로써 컨트롤러와 드라이브회로간에 이격거리 조절이 용이할 뿐만 아니라 효과적인 보호동작을 수행할 수 있다.
본 발명은 상술한 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야의 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백할 것이다.

Claims (4)

  1. 전력공급장치 각상의 구동이 이루어지는 드라이버회로와, 상기 드라이버회로에 접속되어 보호기능을 수행하는 보호회로와, 상기 드라이버회로와 보호회로에 연계되어 폴트신호의 입출력이 이루어지는 컨트롤러를 포함하여 이루어진 전력공급장치의 연계보호회로에 있어서,
    상기 보호회로는, 각상별 게이트신호의 입출력이 이루어져 암단락신호가 발생되는 암단락 신호처리부와; 다른 보호회로로부터 출력되는 외부폴트신호를 입력받아 처리하는 외부폴트 신호처리부와; 그리고 과전류신호를 다른 보호회로의 외부폴트신호로서 출력하고, 동일상의 드라이버회로로부터 과전류신호를 입력받을 수 있도록 구성한 과전류 신호처리부를 포함하여 이루어진 것을 특징으로 하는 전력공급장치의 연계보호회로.
  2. 제 1 항에 있어서, 상기 암단락 신호처리부는,
    첫 번째 암에 인가되는 게이트신호(GPAP, GPAN)가 각각에 입력될 수 있도록 접속된 제1 논리곱회로(AND1) 및 제1 논리합 부정회로(NOR1)를 마련하고, 상기 제1 논리곱회로(AND1)로부터 출력되는 신호가 클럭단자로 입력될 수 있도록 제1 논리곱회로(AND1)의 출력단과 접속되고, 제1 논리합 부정회로(NOR1)의 출력단에 접속된 제1 논리부정회로(NOT1)에서 출력된 신호가 클리어단자(CLR)로 입력될 수 있도록 제1 논리부정회로(NOT1)에 접속되며, 입력전원(Vcc)이 데이터단자(D)에 접속되어있는 제1 D플립플롭(D1)이 마련되고; 그리고 두 번째 암에 인가되는 게이트신호(GPBP, GPBN)가 각각에 입력될 수 있도록 접속된 제2 논리곱회로(AND2) 및 제2 논리합 부정회로(NOR2)를 마련하고, 상기 제2 논리곱회로(AND2)로부터 출력되는 신호가 클럭단자로 입력될 수 있도록 제2 논리곱회로(AND2)의 출력단과 접속되고, 제2 논리합 부정회로(NOR2)의 출력단에 접속된 제2 논리부정회로(NOT2)에서 출력된 신호가 클리어단자(CLR)로 입력될 수 있도록 제2 논리부정회로(NOT2)에 접속되며, 입력전원(Vcc)이 데이터단자(D)에 접속되어 있는 제2 D플립플롭(D2)이 마련되어, 암단락신호(ER1, ER2)를 각각 출력하는 것을 특징으로 하는 전력공급장치의 연계보호회로.
  3. 제 1 항에 있어서, 상기 과전류 신호처리부는,
    상기 논리곱연산(AND3)이 이루어진 암단락신호(ERST1, ERST2)가 제5 논리부정회로(NOT5)를 거쳐 출력된 신호가 클리어단자(CLR)로 입력될 수 있도록 제5 논리부정회로(NOT5)에 접속되며, 과전류신호를 제6 논리부정회로(NOT6)를 거쳐 클럭단자로 입력할 수 있도록 제6 논리부정회로(NOT6)에 접속되고, 입력전원(Vcc)이 데이터단자(D)에 접속되어 있는 제3 D플립플롭(D3)이 마련되고; 상기 제3 D플립플롭(D3)의 출력단에는 제9 논리부정회로(NOT9)가 접속되며; 상기 제9 논리부정회로(NOT9)를 거쳐 출력된 신호가 입력될 수 있도록 일단이 접속되고, 각각의 암단락신호(/ER1, /ER2)가 입력될 수 있도록 접속되는 제4 논리곱회로(AND4)의 출력 신호가 입력될 수 있도록 타단이 접속되는 제5 논리곱회로(AND5)가 마련되고; 그리고 상기 제5 논리곱회로(AND5)의 출력단이 일단에 접속되고, 다른 보호회로로부터 출력되는 외부 셧다운 신호(ext)가 입력될 수 있도록 접속되는 제6 논리곱회로(AND6)를 포함하여 이루어진 것을 특징으로 하는 전력공급장치의 연계보호회로.
  4. 제 1 항에 있어서, 상기 외부폴트 신호처리부는,
    상기 논리곱연산이 이루어진 암단락신호(ERST1, ERST2)가 클리어단자(CLR)에 접속되고, 외부 드라이버로부터 입력되는 외부폴트신호(/EXFT)에 대해 제7 논리부정회로(NOT7)를 거쳐 출력된 신호를 클럭단자로 입력시킬 수 있도록 상기 제7 논리부정회로(NOT7)에 접속되며, 입력전원(Vcc)이 데이터단자(D)에 접속되어 있는 제4 D플립플롭(D4)으로 이루어진 것을 특징으로 하는 전력공급장치의 연계보호회로.
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