KR20040008699A - Method for fabricating capacitor in semiconductor device - Google Patents

Abstract

PURPOSE: A method for manufacturing a capacitor of a semiconductor device is provided to obtain a stable capacitor by selectively removing a polysilicon layer as a lower electrode located at the edge portion of a wafer. CONSTITUTION: A capacitor insulating layer(24) is formed on a substrate(20) having a contact plug(23). A capacitor hole is formed to expose the contact plug by selectively etching the capacitor insulating layer(24). A polysilicon layer(26) is formed on the resultant structure including the capacitor hole. The polysilicon layer(26) existing at the edge portion of the substrate is selectively removed. By removing the polysilicon layer on the capacitor insulating layer, a lower electrode is formed on the capacitor hole. After removing the capacitor insulating layer, a dielectric film and an upper electrode are sequentially formed on the lower electrode.

Description

반도체장치의 캐패시터 제조방법{Method for fabricating capacitor in semiconductor device}Method for fabricating capacitor in semiconductor device

본 발명은 반도체 제조기술에 관한 것으로, 특히 반도체 소자의 캐패시터제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for manufacturing a capacitor of a semiconductor device.

반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.As the degree of integration of semiconductor devices, in particular DRAM (Dynamic Random Access Memory) semiconductor memories, increases, the area of memory cells, which are basic units for information storage, is rapidly being reduced.

이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.Such a reduction in the memory cell area is accompanied by a reduction in the area of the cell capacitor, thereby lowering the sensing margin and the sensing speed, and causes a problem that the durability against soft errors caused by α-particles is degraded. Accordingly, there is a need for a method capable of securing sufficient capacitance in a limited cell area.

캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.The capacitance C of the capacitor is defined as in Equation 1 below.

C=ε·As/dC = ε · As / d

여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.Is the dielectric constant, As is the effective surface area of the electrode, and d is the distance between the electrodes.

따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.Therefore, in order to increase the capacitance of the capacitor, it is necessary to increase the surface area of the electrode, reduce the thickness of the dielectric thin film, or increase the dielectric constant.

이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 오목형(Concave) 구조, 실린더(Sylinder) 구조, 다층 핀(fin) 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이고 오목형 또는 실린더형으로 널리 사용되고 있다.Among these, the first method of increasing the surface area of the electrode has been considered. Capacitors of three-dimensional structures, such as concave structures, cylinder structures, and multilayer fin structures, are all proposed to increase the effective surface area of electrodes in a limited layout area and are widely used in concave or cylindrical shapes. It is used.

한편, 아직까지는 캐패시터 유전물질로서 실리콘 질화물과 산화물의 적층이나 탄탈륨 산화물을 적용하고 있기 때문에 캐패시터의 하부전극으로 실리콘이 주로 사용되고 있다.On the other hand, silicon is mainly used as a lower electrode of the capacitor because a stack of silicon nitride and oxide or tantalum oxide is applied as a capacitor dielectric material.

점점더 고집적된 반도체 소자의 제한된 면적에서 일정한 정전용량을 유지하는 것이 3차원구조의 캐패시터의 제조방법에으로도 기술적으로 어려움이 많기 때문에 오목형으로 하부전극을 형성한 다음, 실리콘 씨앗 형성 공정을 통해 표면적을 증가시켜 왔다.Since maintaining a constant capacitance in a limited area of an increasingly integrated semiconductor device is technically difficult in the manufacturing method of a three-dimensional capacitor, the lower electrode is formed in a concave shape, and then a silicon seed forming process is performed. The surface area has been increased.

그러나 점점더 미세 디자인룰을 적용함에 따라 추가적인 실리콘 씨앗 형성 공정을 적용할 공간이 확보되지 않는 단점이 발생하게 되었다. 이를 극복하고자 오목형 대신에 실린더형 캐패시터가 지금은 주로 적용되고 있다. 실린더형 캐패시터는 거푸집 역할을 하는 산화막을 제거하고, 하부전극의 바깥면까지 축전기의 면적으로 사용하게 되는 효과로 추가적인 씨앗공정을 적용한 만큼의 면적 증가효과를 가지고 있다.However, as more and more fine design rules are applied, there is a disadvantage in that space for applying an additional silicon seed forming process is not secured. To overcome this, cylindrical capacitors are now mainly applied instead of concave. Cylindrical capacitors have the effect of increasing the area by applying an additional seed process by removing the oxide film that forms the die and using the area of the capacitor to the outer surface of the lower electrode.

한편, 캐패시터의 유전물질로서 실리콘질화물과 산화물의 적층이나, 탄탈륨산화물을 적용하고 있기 때문에 하부전극 물질로는 폴리실리콘막이 주로 이용되고 있다.On the other hand, since a silicon nitride and an oxide layer or tantalum oxide are used as the dielectric material of the capacitor, a polysilicon film is mainly used as the lower electrode material.

도1a 내지 도1c는 종래기술에 의한 실린더형 캐패시터 제조방법을 나타내는 공정단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a cylindrical capacitor according to the prior art.

먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그러(13)를 형성한다. 이어서 캐패시터가 형성될 크기만큼 캐패시터절연막(14)을 형성한다.First, as shown in FIG. 1A, the interlayer insulating film 12 is formed on the semiconductor substrate 10 on which the active region 11 is formed, and then penetrates the interlayer insulating film 12 to form an active region ( A contact hole connected to 11) is formed. The contact hole is filled with a conductive material to form the contact plugr 13. Subsequently, the capacitor insulating film 14 is formed as large as the capacitor is formed.

이어서 캐패시터가 형성될 영역의 캐패시터 절연막(14)를 선택적으로 제거하여 캐패시터홀을 형성한다. 여기서 캐패시터 절연막(14)은 하부전극을 형성하도록 하는 거푸집역할을 한다.Subsequently, the capacitor insulating film 14 in the region where the capacitor is to be formed is selectively removed to form a capacitor hole. Here, the capacitor insulating film 14 serves as a form for forming the lower electrode.

이어서 도1b에 도시된 바와 같이, 캐패시터홀의 측벽과 바닥에 폴리실리콘막을 이용하여 하부전극용 전도막(16)으로 폴리실리콘막을 형성한다. 이 때 폴리실리콘막은 웨이퍼가장자리에도 형성된다.Subsequently, as shown in FIG. 1B, a polysilicon film is formed on the sidewalls and the bottom of the capacitor hole using the polysilicon film as the conductive film 16 for the lower electrode. At this time, the polysilicon film is also formed at the edge of the wafer.

이어서 도1c에 도시된 바와 같이, 캐패시터홀 내부를 제외한 곳의 폴리실리콘막(16)을 화학적기계적연마공정 또는 건식식각방법으로 제거한다. 이 때 건식식각방법으로 폴리실리콘막(16)을 제거하더라도 웨이퍼 가장자리에 있는 폴리실리콘막은 제거가되질 않는다. 또한, 화학적기계적연마공정을 이용하더라도 웨이퍼 가장자리에 있는 폴리실리콘막(18)은 테두리처럼 남아서 제거가 되지 않는다.Subsequently, as shown in FIG. 1C, the polysilicon film 16 except for the inside of the capacitor hole is removed by a chemical mechanical polishing process or a dry etching method. At this time, even if the polysilicon film 16 is removed by the dry etching method, the polysilicon film on the wafer edge is not removed. In addition, even using a chemical mechanical polishing process, the polysilicon film 18 at the edge of the wafer remains like an edge and is not removed.

이렇게 웨이퍼 최외각 가장자리에 남아 있던 폴리실리콘막(18)은 후속 실린더형 하부전극을 형성하기 위해 거푸집으로 사용한 캐패시터절연막(14)을 제거하는공정에서 뜯겨져 나와 다른 곳에 형성되어 반도체 장치의 에러를 유발하게 되어 수울을 저하시키는 원인이 되고 있다.Thus, the polysilicon film 18 remaining at the outermost edge of the wafer is torn off in the process of removing the capacitor insulating film 14 used as a formwork to form a subsequent cylindrical lower electrode, thereby causing an error of the semiconductor device. This is the cause of deterioration.

본 발명은 웨이퍼가장자리에 있는 하부전극용 폴리실리콘막을 제거하는 공정을 추가하여 안정적인 캐패시터 제조방법을 제공함을 목적으로 한다.An object of the present invention is to provide a method for producing a stable capacitor by adding a process for removing the polysilicon film for the lower electrode at the edge of the wafer.

도1a 내지 도1c는 종래기술에 의한 실린더형 캐패시터 제조방법을 나타내는 공정단면도.1A to 1C are cross-sectional views showing a method of manufacturing a cylindrical capacitor according to the prior art.

도2a 내지 도2g는 본 발명의 바람직한 실시예에 따른 반도체 캐패시터 제조방법을 나타내는 공정단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor capacitor according to a preferred embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

20 : 기판20: substrate

21 : 활성영역21: active area

22: 층간절연막22: interlayer insulating film

23: 콘택플러그23: Contact Plug

24 : 캐패시터절연막24: capacitor insulating film

26 : 하부전극용 전도막26: conductive film for lower electrode

27 : 감광막27: photosensitive film

28 : 하부전극28: lower electrode

상기의 목적을 달성하기 위한 본 발명은 기판상에 캐패시터절연막을 형성하는 단계:캐패시터 형성영역의 상기 캐패시터절연막을 선택적으로 제거하여 캐패시터홀을 형성하는 단계;상기 캐패시터홀 내부를 포함하는 기판 전영역에 하부전극용 전도막을 형성하는 단계;상기 기판 가장자리의 소정영역에 형성된 하부전극용 전도막을 제거하는 단계;상기 캐패시터홀 내에만 하부전극용 전도막이 남도록 상기 캐패시터절연막상의 하부전극용 전도막을 제거하여 하부전극을 형성하는 단계;상기 캐패시터절연막을 제거하는 단계; 및 상기 하부전극상에 유전체 박막 및 상부전극을 차례로 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of forming a capacitor insulation film on a substrate, the method comprising: selectively removing the capacitor insulation film in a capacitor formation region to form a capacitor hole; and forming a capacitor hole in an entire region including the inside of the capacitor hole. Forming a lower electrode conductive film; removing the lower electrode conductive film formed in a predetermined region of the substrate edge; removing the lower electrode conductive film on the capacitor insulating film so that the lower electrode conductive film remains only in the capacitor hole; Removing the capacitor insulating film; And forming a dielectric thin film and an upper electrode sequentially on the lower electrode.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도2a 내지 도2g는 본 발명에 의한 바람직한 실시예에 따른 실린더형 캐패시터 제조방법을 나타내는 도면이다.2A to 2G are views showing a method of manufacturing a cylindrical capacitor according to a preferred embodiment of the present invention.

먼저 도2a에 도시된 바와 같이, 활성영역(21)이 형성된 반도체기판(20)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체기판(20)의 활성영역(21)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전설 물질로 매립하여 콘택플러그(23)를 형성한다. 이어서 캐패시터가 형성될 높이만큼 캐패시터 절연막(24)을 형성한다. 캐패시터 절연막(24)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass)등의 산화막을 화학기상증착법(CVD)으로 형성하거나 TEOS(tetraethy lorthosilicate)막을 플라즈마 인핸스드 (plasma enhanced CVD)법으로 5000 ~ 25000Å 범위에서 형성한다. 또한, 여기서 통상적으로는 캐패시터 절연막(24)을 형성하기 전에 후속 캐패시터홀 식각공정시 식각멈춤막으로, SiON 또는 Si₃N₄등을 이용하여 절연성 질화막을 화학기상증착법으로 300~1000Å 범위로 형성하게 된다.First, as shown in FIG. 2A, the interlayer insulating film 22 is formed on the semiconductor substrate 20 on which the active region 21 is formed, and then penetrates the interlayer insulating film 22 to form the active region of the semiconductor substrate 20 ( A contact hole connected to 21 is formed. A contact plug 23 is formed by filling a contact hole with a conductive snow material. Subsequently, the capacitor insulating film 24 is formed to a height at which the capacitor is to be formed. The capacitor insulating film 24 forms an oxide film such as USG (Undoped-Silicate Glass), PSG (Phospho-Silicate Glass), BPSG (Boro-Phospho-Silicate Glass) by chemical vapor deposition (CVD), or a TEOS (tetraethy lorthosilicate) film. It is formed in the range of 5000 ~ 25000Å by the plasma enhanced CVD method. In addition, in this case, before forming the capacitor insulating film 24, as an etch stop film during the subsequent capacitor hole etching process, an insulating nitride film is formed in the range of 300 to 1000 kPa by chemical vapor deposition using SiON or Si ₃ N ₄ . do.

이어서 콘택플러그(23)가 노출되도록 캐패시터 절연막(24)를 선택적으로 제거하여 캐패시터홀을 형성한다. 캐패시터홀은 직사각형, 정사각형 또는 타원형으로 형성할 수 있다.Subsequently, the capacitor insulating film 24 is selectively removed to expose the contact plug 23 to form a capacitor hole. Capacitor holes may be formed in a rectangular, square or oval shape.

이어서 도2b에 도시된 바와 같이, 캐패시터홀 내부를 포함하는 기판 전영역에 금속으로 하부전극용 전도막(26)을 원자층증착법 또는 화학기상증착법으로 10 ~ 1000Å범위의 두께로 형성한다. 하부전극용 전도막(26)은 도핑된 폴리실리콘 단일막을 이용하거나 도핑된 폴리실리콘막과 비도핑된 폴리실리콘막의 복층구조를 사용하여 250 ~ 1000Å 범우의 두께에서 형성한다. 폴리실리콘막이 복층구조일 때에는 도핑된 막과 비도핑된 막의 두께비를 5:1 ~ 1:1 까지 적용할 수 있다.Subsequently, as shown in FIG. 2B, the conductive film 26 for the lower electrode is formed in the entire region including the inside of the capacitor hole with a thickness in the range of 10 to 1000 kPa by atomic layer deposition or chemical vapor deposition. The conductive film 26 for the lower electrode is formed at a thickness of 250 to 1000 kW using a doped polysilicon single film or a multilayer structure of a doped polysilicon film and an undoped polysilicon film. When the polysilicon film has a multilayer structure, a thickness ratio of the doped film and the undoped film may be applied from 5: 1 to 1: 1.

이어서 도2c에 도시된 바와 같이, 하부전극용 전도막(26)상에 감광막(27)을 5000 ~ 25000Å 범위의 두께로 형성한다.Subsequently, as shown in FIG. 2C, a photosensitive film 27 is formed on the lower electrode conductive film 26 to a thickness in the range of 5000 to 25000 kPa.

이어서 도2d에 도시된 바와 같이, 웨이퍼의 가장자리에서 0.5 ~ 5.0㎜의 범위로 감광막(27)을 제거하여 하부전극용 전도막(26)이 노출되도록 한다.Subsequently, as shown in FIG. 2D, the photosensitive film 27 is removed in the range of 0.5 to 5.0 mm at the edge of the wafer so that the lower electrode conductive film 26 is exposed.

이어서 도2e에 도시된 바와 같이, 노출된 하부전극용 전도막(26)을 건식식각공정을 이용하거나 질산,초산, 불산등을 이용하여 1 ~ 60분동안 습식식각공정으로 제거한다.Subsequently, as shown in FIG. 2E, the exposed lower electrode conductive film 26 is removed by wet etching for 1 to 60 minutes using a dry etching process or nitric acid, acetic acid, hydrofluoric acid, or the like.

이어서 도2f에 도시된 바와 같이, 감광막(27)을 산소플라즈마를 이용한 건식법 또는 황산과 H₂O₂를 포함하는 수용액에서 습식법으로 제거하고, 캐패시터홀 내부에만 하부전극용 전도막(26)이 남도록 캐패시터절연막(24) 상의 하부전극용 전도막(26)을 제거하여 하부전극(28)을 형성한다.Subsequently, as shown in FIG. 2F, the photosensitive film 27 is removed by a dry method using oxygen plasma or a wet method in an aqueous solution containing sulfuric acid and H ₂ O ₂ , so that the conductive film 26 for the lower electrode remains only inside the capacitor hole. The lower electrode 28 is formed by removing the lower electrode conductive film 26 on the capacitor insulating film 24.

이어서 도2g에 도시된 바와 같이, 캐패시터절연막(24)은 NH₄F와 HF를 포함한 수용액에서 5 ~ 60분내에서 습식식각공정으로 제거한다.Subsequently, as shown in FIG. 2G, the capacitor insulating film 24 is removed by a wet etching process within 5 to 60 minutes in an aqueous solution containing NH ₄ F and HF.

따라서 상기와 같이 캐패시터의 하부전극을 형성하면, 하부전극용 전도막이웨이어 가장자리에 남지 않아 이로 인한 에러를 방지할 수 있다.Therefore, when the lower electrode of the capacitor is formed as described above, the conductive film for the lower electrode does not remain at the edge of the wafer, thereby preventing an error due to this.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 의해 미세한 디자인룰 실린더형 캐패시터를 제조할 때에 웨이퍼 가장자리에서 침투하는 불순물로 인한 결함을 감소시켜 수율향상을 기대할 수 있다.According to the present invention, when manufacturing a fine design rule cylindrical capacitor, defects due to impurities penetrating at the edge of the wafer can be reduced, thereby improving yield.

Claims (7)

기판상에 캐패시터절연막을 형성하는 단계:Forming a capacitor insulating film on the substrate: 캐패시터 형성영역의 상기 캐패시터절연막을 선택적으로 제거하여 캐패시터홀을 형성하는 단계;Selectively removing the capacitor insulating film in the capacitor forming region to form a capacitor hole; 상기 캐패시터홀 내부를 포함하는 기판 전영역에 하부전극용 전도막을 형성하는 단계;Forming a conductive film for the lower electrode in the entire area of the substrate including the inside of the capacitor hole; 상기 기판 가장자리의 소정영역에 형성된 하부전극용 전도막을 제거하는 단계;Removing the conductive film for the lower electrode formed in the predetermined region of the substrate edge; 상기 캐패시터홀 내에만 하부전극용 전도막이 남도록 상기 캐패시터절연막상의 하부전극용 전도막을 제거하여 하부전극을 형성하는 단계;Forming a lower electrode by removing the lower electrode conductive film on the capacitor insulating film so that the lower electrode conductive film remains only in the capacitor hole; 상기 캐패시터절연막을 제거하는 단계; 및Removing the capacitor insulating film; And 상기 하부전극상에 유전체 박막 및 상부전극을 차례로 형성하는 단계Sequentially forming a dielectric thin film and an upper electrode on the lower electrode 를 포함하는 반도체 장치의 캐패시터 제조방법.Capacitor manufacturing method of a semiconductor device comprising a. 제 1 항에 있어서The method of claim 1 상기 기판 가장자리의 소정영역에 형성된 하부전극용 전도막을 제거하는 단계는,Removing the conductive film for the lower electrode formed in a predetermined region of the substrate edge, 상기 하부전극용 전도막 상에 감광막을 형성하는 단계;Forming a photoresist film on the conductive film for the lower electrode; 상기 기판의 가장자리에 형성된 상기 하부전극용 전도막이 노출되도록 상기 감광막을 선택적으로 제거하는 단계;Selectively removing the photosensitive film so that the conductive film for the lower electrode formed on the edge of the substrate is exposed; 상기 노출된 하부전극용 전도막을 제거하는 단계: 및Removing the exposed lower electrode conductive film: and 남아있는 상기 감광막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.And removing the remaining photosensitive film. 제 2 항에 있어서,The method of claim 2, 상기 감광막은 5000 ~ 25000Å 범위의 두께로 형성하는 것을 특징으로 반도체 장치의 캐패시터 제조방법.The photosensitive film is a capacitor manufacturing method of a semiconductor device, characterized in that to form a thickness in the range of 5000 ~ 25000Å. 제 1 항에 있어서,The method of claim 1, 상기 기판 가장자리의 소정영역은 기판가장자리에서 0.5 ~ 5.0㎜ 범위인 것을 특징으로 반도체 장치의 캐패시터 제조방법.And a predetermined region of the substrate edge is in a range of 0.5 to 5.0 mm at the edge of the substrate. 제 1 항에 있어서,The method of claim 1, 상기 기판 가장자리의 소정영역에 형성된 하부전극용 전도막을 제거는 건식식각공정을 이용하거나 습식식각공정을 이용하는 것을 특징으로 반도체 장치의 캐패시터 제조방법.The method of manufacturing a capacitor of a semiconductor device, characterized in that a dry etching process or a wet etching process is used to remove the lower electrode conductive film formed in a predetermined region of the substrate edge. 제 5 항에 있어서,The method of claim 5, wherein 상기 습식식각공정은 질산,초산 또는 불산중 선택된 하나를 이용하여 1 ~ 60분동안 진행하는 것을 특징으로 반도체 장치의 캐패시터 제조방법.The wet etching process uses a selected one of nitric acid, acetic acid or hydrofluoric acid for 1 to 60 minutes characterized in that the capacitor manufacturing method of the semiconductor device. 제 2 항에 있어서,The method of claim 2, 남아있는 상기 감광막 제거는 산소플라즈마를 이용한 건식법 또는 황산과 H₂O₂를 포함하는 수용액에서 습식법으로 제거하는 것을 특징으로 반도체 장치의 캐패시터 제조방법.The remaining photoresist is removed by a dry method using oxygen plasma or a wet method in an aqueous solution containing sulfuric acid and H ₂ O ₂ .