KR20040008431A - Method for manufacturing of memory device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 메모리 셀 트랜지스터의 활성 영역(active region)의 에지 라운딩을 줄여 스토리지노드 정션의 활성 영역을 충분히 확보할 수 있으며 게이트 전극의 미스-얼라인(mis-align)에 따른 리플레시 저하를 막을 수 있는 반도체 메모리 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of fabricating a semiconductor device, and in particular, reduces edge rounding of an active region of a memory cell transistor to sufficiently secure an active region of a storage node junction, and provides a mis-alignment of a gate electrode. The present invention relates to a method of manufacturing a semiconductor memory device capable of preventing a decrease in refresh caused by alignment.
현재, DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치의 디자인 룰(design rule)이 점차 감소함에 따라 랜딩 플러그(Landing Plug) 콘택의 형태도 T-type 그리고 현재의 bar-type(Island-type)까지 거듭 변화되고 있다. 이는 비트 라인 콘택(Bit line contact)과 커패시터 스토리지 노드 콘택(Storage node contact)을 위한 랜딩 플러그가 고집적 반도체 장치에서 그 역할이 중요하다는 것을 의미한다.Currently, as the design rules of semiconductor memory devices such as DRAM (Dynamic Random Access Memory) gradually decrease, the shape of the landing plug contact is also T-type and current bar-type (Island-type). It has changed again and again. This means that landing plugs for bit line contacts and capacitor storage node contacts play an important role in highly integrated semiconductor devices.
도 1은 종래 기술에 의한 반도체 메모리 장치의 셀 구조를 나타낸 평면도이다. 도 2는 도 1의 A-A'선 방향으로 절단한 반도체 메모리 장치의 셀 수직 단면도이다.1 is a plan view illustrating a cell structure of a semiconductor memory device according to the prior art. FIG. 2 is a vertical cross-sectional view of the cell of the semiconductor memory device taken along the line AA ′ of FIG. 1.
도 1 및 도 2를 참조하여 종래 기술의 반도체 메모리 장치인 DRAM 셀의 랜딩플러그 제조 공정에 대해 설명한다.1 and 2, a process of manufacturing a landing plug of a DRAM cell, which is a semiconductor memory device of the prior art, will be described.
반도체 기판(10)에 소자 분리막(12)을 형성하고 그 위에 게이트 절연막(14) 및 게이트 전극(16)을 형성한다. 게이트 전극(16) 상부 및 그 측벽에 절연막 및 스페이서막(20)을 형성한다. 게이트 전극(16) 하부의 반도체 기판(10) 내에 불순물이 주입된 소오스/드레인(18)을 형성한다.An isolation layer 12 is formed on the semiconductor substrate 10, and a gate insulating layer 14 and a gate electrode 16 are formed thereon. An insulating film and a spacer film 20 are formed on the gate electrode 16 and on sidewalls thereof. A source / drain 18 in which impurities are implanted is formed in the semiconductor substrate 10 under the gate electrode 16.
상기 결과물 전면에 도전막을 갭필(gap-fill)하고 화학적기계적연마 (Chemical Mechanical Polishing) 공정으로 도전막을 절연막이 드러날때까지 연마하여 랜딩 플러그(22)를 형성한다.A landing plug 22 is formed by gap-filling the conductive film on the entire surface of the resultant and polishing the conductive film until the insulating film is exposed by a chemical mechanical polishing process.
그런 다음 비트 라인 콘택 마스크 또는 스토리지노드 콘택 마스크를 이용하여 소정 부위의 랜딩 플러그(22)를 제거하여 반도체 기판이 드러나는 콘택홀(24)을 형성한 후에 비트 라인 콘택 및 스트리지노드 콘택 제조 공정을 진행한다.Then, the landing plugs 22 of the predetermined portions are removed using the bit line contact masks or the storage node contact masks to form the contact holes 24 through which the semiconductor substrate is exposed, and then the bit line contacts and the strip node contacts manufacturing process are performed. do.
동 도면에서 소자 분리막(12) 위에 형성되는 게이트 전극(16)은 더미 패턴(dummy pattern)으로 이루어져 있기 때문에 소자 분리막(12) 위의 게이트 전극(16) 사이에는 절연물질로 채워져 있다.In the drawing, since the gate electrode 16 formed on the isolation layer 12 is formed in a dummy pattern, an insulating material is filled between the gate electrodes 16 on the isolation layer 12.
한편, 도 1에 도시된 바와 같이 종래 반도체 메모리 셀은 섬(island) 형태의 활성 패턴(11)을 이용하여 소자 분리막(12)을 형성하기 때문에 소자 분리막(12)과 반도체 기판의 활성 영역의 경계인 에지(edge)는 포토리소그래피 근접 효과 등으로 인해 소자 분리막(12)의 왜곡 및 라운딩 현상이 발생하여 결국 에 콘택되는 스토리지노드 정션의 면적이 감소하고 소자 분리막(12)의 코너에서 스트레스가 증가하게 된다. 게다가 게이트 전극의 패터닝시 미스-얼라인이 발생할 경우 더미용 게이트전극과 활성 영역의 오버레이에 의한 미스-매칭(mis-match)가 발생하게 된다. 결국 이러한 문제는 반도체 메모리인 DRAM 셀의 리프레시(refresh) 특성을 저하시키는 원인으로 작용한다.Meanwhile, as shown in FIG. 1, the semiconductor memory cell of the related art forms the device isolation layer 12 using the island-like active pattern 11, which is a boundary between the device isolation layer 12 and the active region of the semiconductor substrate. The edges of the device isolation layer 12 may be distorted and rounded due to the photolithography proximity effect, thereby reducing the area of the storage node junctions contacted and increasing the stress at the corners of the device isolation layer 12. . In addition, when misalignment occurs during patterning of the gate electrode, mis-match occurs due to overlay of the dummy gate electrode and the active region. As a result, such a problem causes a decrease in the refresh characteristics of a DRAM cell as a semiconductor memory.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 Y방향으로 라인 형태의 활성 패턴을 이용하여 1차로 소자 분리막을 형성하고 랜딩 플러그를 형성한 후에 랜딩 플러그 마스크 패턴을 이용하여 더미용 게이트 전극 사이의 랜딩 플러그를 제거하고 그 하부의 반도체 기판을 식각한 후에 절연물질로 갭필하여 X방향의 소자 분리막을 형성함과 동시에 게이트 전극 측벽 절연막을 형성함으로써 더미 게이트 전극 하부의 X방향의 소자 분리막시 바 형태의 랜딩 플러그 마스크 패턴을 이용하기 때문에 활성 영역의 에지 왜곡 및 라운딩을 줄여 X방향 소자 분리막의 넓이를 줄이면서 넓은 활성 영역을 확보할 수 있는 반도체 메모리 장치의 제조 방법을 제공하는데 있다.An object of the present invention is to form a device isolation layer primarily using a line-shaped active pattern in the Y direction in order to solve the problems of the prior art as described above and after forming a landing plug, a dummy gate using a landing plug mask pattern After removing the landing plug between the electrodes and etching the lower semiconductor substrate, gap fill with an insulating material to form a device isolation film in the X direction and at the same time form a gate electrode sidewall insulating film to form a device isolation film in the X direction below the dummy gate electrode. The present invention provides a method of manufacturing a semiconductor memory device capable of securing a wide active area while reducing the width of an X-direction device isolation layer by reducing edge distortion and rounding of an active area by using a bar-type landing plug mask pattern.
도 1은 종래 기술에 의한 반도체 메모리 장치의 셀 구조를 나타낸 평면도,1 is a plan view showing a cell structure of a conventional semiconductor memory device;
도 2는 도 1의 A-A'선 방향으로 절단한 반도체 메모리 장치의 셀 수직 단면도,FIG. 2 is a vertical cross-sectional view of a cell of the semiconductor memory device taken along the line AA ′ of FIG. 1;
도 3은 본 발명에 따른 반도체 메모리 장치의 셀 구조를 나타낸 평면도,3 is a plan view showing a cell structure of a semiconductor memory device according to the present invention;
도 4는 도 3의 A-A'선 방향으로 절단한 반도체 메모리 장치의 셀 수직 단면도,4 is a vertical cross-sectional view of a cell of the semiconductor memory device taken along the line AA ′ of FIG. 3;
도 5a 내지 도 5i는 본 발명에 따른 반도체 메모리 장치의 제조 공정을 나타낸 공정 순서도.5A to 5I are process flowcharts illustrating a manufacturing process of a semiconductor memory device according to the present invention.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
100 : 반도체 기판 101 : Y방향의 소자 분리 영역100 semiconductor substrate 101 device isolation region in Y direction
104 : 게이트 절연막 106 : 게이트전극104: gate insulating film 106: gate electrode
108 : 저농도 불순물층 110 : 스페이서막108: low concentration impurity layer 110: spacer film
112 : 랜딩 플러그 113 : 식각 마스크 패턴112: landing plug 113: etching mask pattern
114 : 소자 분리 영역용 트렌치 116 : X방향의 소자 분리 영역114: trench for device isolation region 116: device isolation region in the X direction
118 : 절연막 120 : 콘택홀118 insulating film 120 contact hole
상기 목적을 달성하기 위하여 본 발명은 게이트 전극 및 소오스/드레인의 셀 트랜지스터를 포함하는 반도체 메모리 장치의 제조 방법에 있어서, 반도체 기판에 Y 방향으로 일정 간격을 갖는 라인 형태의 활성 영역을 정의하는 Y 방향의 소자 분리막을 1차로 형성하는 단계와, 반도체 기판 상부에 X축으로 일정 간격을 갖는 라인 형태의 게이트 전극을 형성하고 그 게이트 전극 사이의 반도체내에 소오스/드레인 불순물층을 형성하는 단계와, 게이트 전극 상측면을 덮는 스페이서막을 형성하는 단계와, 스페이서막 사이에 도전막을 매립하고 그 표면을 평탄화하여 랜딩 플러그를 형성하는 단계와, 결과물 상부에 랜딩 플러그 영역을 정의하는 식각 마스크 패턴을 형성하는 단계와, 식각 마스크 패턴에 의해 노출된 도전막을 선택적으로 식각하고 X 방향의 게이트 전극 사이의 반도체 기판을 소정 깊이로 식각하는 단계와, 식각 마스크 패턴을 제거하고 식각된 반도체 기판내에 X방향의 소자 분리막을 2차로 형성함과 동시에 스페이서막 사이에 절연막을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor memory device including a gate electrode and a source / drain cell transistor, the Y direction defining a line-shaped active region having a predetermined interval in the Y direction on the semiconductor substrate. Forming a device isolation film as a primary, forming a gate electrode in a line shape with a predetermined interval on the X-axis on the semiconductor substrate, and forming a source / drain impurity layer in the semiconductor between the gate electrodes; Forming a spacer plug covering the upper surface, embedding a conductive film between the spacer films, and planarizing a surface thereof to form a landing plug; forming an etching mask pattern defining a landing plug region on the resultant; The conductive film exposed by the etching mask pattern is selectively etched and the crab in the X direction Etching the semiconductor substrate between the two electrodes to a predetermined depth, and removing the etching mask pattern, forming an isolation layer in the X direction in the etched semiconductor substrate, and forming an insulating film between the spacer layers at the same time. .
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명에 따른 반도체 메모리 장치의 셀 구조를 나타낸 평면도이다. 도 4는 도 3의 A-A'선 방향으로 절단한 반도체 메모리 장치의 셀 수직 단면도이다.3 is a plan view illustrating a cell structure of a semiconductor memory device according to the present invention. 4 is a vertical cross-sectional view of the cell of the semiconductor memory device taken along the line AA ′ of FIG. 3.
도 3 및 도 4를 참조하면, 본 발명에 따른 반도체 메모리 장치의 셀 구조는 반도체 기판(100) 상부에 게이트 절연막(104) 및 게이트 전극(106)이 형성되어 있으며 게이트 전극(106) 상부 및 측면에 스페이서막(110)이 형성되어 있으며 게이트 전극(106) 측벽의 스페이서막(110) 사이에 랜딩 플러그(112)가 형성되어 있다. 게이트 전극(106) 사이의 반도체 기판(100)내에 소오스/드레인 불순물층(108, 114)이 형성되어 있다. 도면에 도시되지 않았지만, 반도체 기판(100)내에 Y방향으로 일정 간격을 갖는 라인 형태의 소자 분리막(미도시됨)과 바 형태의 랜딩 플러그용 식각마스크 패턴을 이용하여 반도체 기판(100)이 식각된 X방향의 소자 분리막(116)이 형성되어 있다.3 and 4, in the cell structure of the semiconductor memory device according to the present invention, a gate insulating layer 104 and a gate electrode 106 are formed on the semiconductor substrate 100, and the upper and side surfaces of the gate electrode 106 are formed. The spacer film 110 is formed at the top, and the landing plug 112 is formed between the spacer film 110 on the sidewall of the gate electrode 106. Source / drain impurity layers 108 and 114 are formed in the semiconductor substrate 100 between the gate electrodes 106. Although not shown in the drawing, the semiconductor substrate 100 is etched by using a line-type device isolation layer (not shown) having a predetermined interval in the Y direction in the semiconductor substrate 100 and an etching mask pattern for a landing plug having a bar shape. An element isolation film 116 in the X direction is formed.
그러므로, 본 발명은 X방향의 소자 분리막(116)에 의해 활성 영역이 넓어져 이웃에 인접한 소오스/드레인 불순물층(114) 영역이 확대됨과 더불어 소자 분리막과 활성 영역의 경계인 에지가 라운딩되는 것을 최소화한다.Therefore, according to the present invention, the active region is enlarged by the device isolation film 116 in the X direction, thereby extending the region of the source / drain impurity layer 114 adjacent to the neighbor, and minimizing the rounding of the edge that is the boundary between the device isolation film and the active area. .
도 5a 내지 도 5i는 본 발명에 따른 반도체 메모리 장치의 제조 공정을 나타낸 공정 순서도이다. 이들 도면을 참조하여 본 발명의 반도체 메모리 장치인 DRAM 셀의 랜딩 플러그 제조 공정에 대해 설명한다.5A to 5I are process flowcharts illustrating a manufacturing process of a semiconductor memory device according to the present invention. Referring to these drawings, a process of manufacturing a landing plug of a DRAM cell as a semiconductor memory device of the present invention will be described.
우선 도 5a에 도시된 바와 같이, 반도체 기판(100)에 Y 방향으로 일정 간격을 갖는 라인(line) 형태의 활성 영역을 정의하는 활성 패턴(101)을 이용하여 Y 방향의 소자 분리막(미도시함)을 1차로 형성한다.First, as shown in FIG. 5A, a device isolation layer in the Y direction (not shown) is formed by using an active pattern 101 defining an active region having a line shape on the semiconductor substrate 100 with a predetermined distance in the Y direction. ) Is formed primarily.
그리고 도 5b에 도시된 바와 같이, 반도체 기판(100)에 문턱 전압(Vt) 조절용 스크린막(102)을 형성하고 이온 주입 공정을 실시하여 반도체 기판(100)의 활성 영역내에 웰(well) 및 채널 이온 주입 영역(미도시함)을 형성한 후에 스크린막(102)을 제거한다.As shown in FIG. 5B, wells and channels are formed in the active region of the semiconductor substrate 100 by forming the screen voltage 102 for adjusting the threshold voltage Vt on the semiconductor substrate 100 and performing an ion implantation process. After the ion implantation region (not shown) is formed, the screen film 102 is removed.
그 다음 도 5c 및 도 5d에 도시된 바와 같이, 반도체 기판(100)에 게이트 절연막(104)을 증착하고 그 위에 게이트 전극용 도전물질을 증착한 후에 게이트 마스크를 이용한 식각 공정으로 도전물질을 패터닝하여 게이트 전극(106)을 형성한다. 이때 게이트 마스크는 X축으로 일정 간격을 갖는 라인 형태를 갖는다. 그리고 게이트전극(106)을 마스크로 삼아 이온 주입 공정을 실시하여 게이트 전극(106) 사이의 반도체 기판(100)내에 소오스/드레인 불순물층(108)을 형성한다. 이때, 소오스/드레인 불순물층(108)을 위한 이온 주입 공정은 n- LDD(Lightly Doped Drain) 이온 주입으로 진행한다.5C and 5D, the gate insulating film 104 is deposited on the semiconductor substrate 100, the conductive material for the gate electrode is deposited thereon, and the conductive material is patterned by an etching process using a gate mask. The gate electrode 106 is formed. In this case, the gate mask has a line shape having a predetermined interval along the X axis. An ion implantation process is performed using the gate electrode 106 as a mask to form a source / drain impurity layer 108 in the semiconductor substrate 100 between the gate electrodes 106. At this time, the ion implantation process for the source / drain impurity layer 108 proceeds to n-LDD (Lightly Doped Drain) ion implantation.
이어서 도 5e에 도시된 바와 같이, 게이트 전극(106) 상측면을 덮는 스페이서막(110)을 형성한다. 그리고 상기 결과물에 도전물질을 갭필(gap-fill)하여 스페이서막(110) 사이에 도전막을 매립하고 게이트 전극(106) 상부의 스페이서막(110)이 드러날때까지 도전막 표면을 평탄화하여 랜딩 플러그(112)를 형성한다.Subsequently, as shown in FIG. 5E, a spacer film 110 covering the upper surface of the gate electrode 106 is formed. Then, the conductive material is gap-filled into the resultant material to fill the conductive film between the spacer films 110, and the surface of the conductive film is planarized until the spacer film 110 on the gate electrode 106 is exposed to form a landing plug ( 112).
그 다음 도 5f에 도시된 바와 같이, 랜딩 플러그(112)가 형성된 구조물에 사진 공정을 진행하여 랜딩 플러그(112) 영역을 정의하며 그 외 나머지 영역을 노출시키는 랜딩 플러그용 식각 마스크 패턴(113)을 형성한다. 이때 식각 마스크 패턴(113)에 의해 노출된 영역은 이후 소자 분리막에 형성되는 더미용 게이트 전극 부위를 포함한다. 그리고 랜딩 플러그용 식각 마스크 패턴(113)은 바(bar) 형태를 갖는다.Next, as shown in FIG. 5F, the photolithography process is performed on the structure where the landing plug 112 is formed to define the landing plug 112 region and expose the etching mask pattern 113 for the landing plug. Form. In this case, the region exposed by the etching mask pattern 113 may include a dummy gate electrode portion formed on the device isolation layer. The etching plug pattern 113 for the landing plug has a bar shape.
이어서 도 5g에 도시된 바와 같이, 이온 주입 공정을 실시하여 식각 마스크 패턴(113)에 의해 노출된 랜딩 플러그(112) 영역이외인 반도체 기판(100)내에 불순물층(114)을 형성한다. 이때, 이온 주입 공정은 n- LDD(Lightly Doped Drain) 이온 주입으로 진행한다. 이로 인해 불순물층(114)은 저농도 도핑된 불순물층이다.Subsequently, as illustrated in FIG. 5G, an ion implantation process is performed to form the impurity layer 114 in the semiconductor substrate 100 outside the region of the landing plug 112 exposed by the etching mask pattern 113. At this time, the ion implantation process proceeds to n-LDD (Lightly Doped Drain) ion implantation. As a result, the impurity layer 114 is a lightly doped impurity layer.
그리고 도 5h에 도시된 바와 같이, 식각 마스크 패턴(113)에 의해 드러난 게이트 전극(106) 사이의 랜딩 플러그(112)를 선택적으로 식각한다. 계속해서 식각마스크 패턴(113)에 의해 드러난 게이트 전극(106) 사이의 반도체 기판(100)을 셀간 C방향의 소자 분리를 위해 소정 깊이로 식각하여 개구부(115)를 형성한다.As shown in FIG. 5H, the landing plug 112 between the gate electrodes 106 exposed by the etching mask pattern 113 is selectively etched. Subsequently, the openings 115 are formed by etching the semiconductor substrate 100 between the gate electrodes 106 exposed by the etching mask pattern 113 to a predetermined depth to separate the devices in the C direction between the cells.
그 다음 도 5i에 도시된 바와 같이, 식각 마스크 패턴(113)을 제거하고 절연 물질로 갭필 공정을 실시하고 게이트 전극(106) 상부의 스페이서막(110)이 드러날 때까지 화학적기계적연마를 실시하여 평탄화한다. 이에 따라 반도체 기판(100)내에 X 방향의 소자 분리막(116)이 형성됨과 동시에 X방향 소자 분리막(116) 상부에 게이트 전극(106) 사이를 매립하는 절연막(118)이 형성된다.Next, as shown in FIG. 5I, the etching mask pattern 113 is removed, a gap fill process is performed with an insulating material, and chemical mechanical polishing is performed until the spacer layer 110 on the gate electrode 106 is exposed to planarization. do. As a result, an isolation layer 116 in the X direction is formed in the semiconductor substrate 100, and an insulating layer 118 is formed between the gate electrodes 106 on the X isolation element 116.
그런 다음 비트 라인 콘택 마스크 또는 스토리지노드 콘택 마스크를 이용한 비트 라인 콘택 또는 스트리지노드 콘택 제조 공정을 진행한다. 이때 도면 부호 120은 콘택홀을 나타내는 것이다.Thereafter, a bit line contact or a strip node contact manufacturing process using a bit line contact mask or a storage node contact mask is performed. In this case, reference numeral 120 denotes a contact hole.
따라서 본 발명의 반도체 메모리 장치인 DRAM 셀 제조 공정은 랜딩 플러그용 식각 마스크 패턴을 사용하여 이온 주입 공정과 X방향의 소자 분리 공정을 진행하기 때문에 더미 패턴용 게이트 전극에 이웃한 불순물층(114) 영역을 확대하면서 X방향 소자 분리막(116)의 크기를 줄일 수 있으며 소자 분리막과 활성 영역 사이의 에지 왜곡 및 라운딩이 줄어든다.Therefore, the DRAM cell manufacturing process of the semiconductor memory device of the present invention uses the etching mask pattern for the landing plug to perform the ion implantation process and the element isolation process in the X direction, so that the impurity layer 114 region adjacent to the dummy pattern gate electrode is performed. In this case, the size of the X-direction device isolation layer 116 may be reduced, and edge distortion and rounding between the device isolation layer and the active region may be reduced.
이상 설명한 바와 같이, 본 발명은 Y방향으로 라인 형태의 활성 패턴을 이용하여 1차로 소자 분리막을 형성하고 랜딩 플러그를 형성한 후에 랜딩 플러그 마스크 패턴을 이용하여 더미용 게이트 전극 사이의 랜딩 플러그를 제거하고 그 하부의반도체 기판을 식각한 후에 절연물질로 갭필하여 X방향의 소자 분리막을 형성함과 동시에 게이트 전극 측벽 절연막을 형성함으로써 더미 게이트 전극 하부의 X방향의 소자 분리막시 바 형태의 랜딩 플러그 마스크 패턴을 이용하기 때문에 활성 영역의 에지 왜곡 및 라운딩을 줄여 X방향 소자 분리막의 넓이를 줄이면서 넓은 활성 영역을 확보할 수 있다.As described above, the present invention forms a device isolation film primarily using a line-shaped active pattern in the Y direction, and then forms a landing plug, and then removes the landing plug between the dummy gate electrodes using a landing plug mask pattern. After etching the semiconductor substrate under the gap, a gap-filling insulating film is formed to form a device isolation film in the X direction and a gate electrode sidewall insulating film is formed to form a bar-type landing plug mask pattern under the dummy gate electrode in the X direction. In this way, the edge distortion and the rounding of the active region can be reduced, thereby reducing the width of the X-direction device isolation layer while ensuring a wide active region.
따라서 본 발명의 반도체 메모리 장치는 스토리지노드의 정션이 형성될 충분한 활성 영역을 확보할 수 있으며 게이트 전극의 미스-얼라인시 발생되는 리플레시 저하 효과를 미연에 방지할 수 있다.Therefore, the semiconductor memory device of the present invention can secure a sufficient active region in which the junction of the storage node is to be formed, and can prevent the refresh reduction effect caused during miss-alignment of the gate electrode.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020042068A KR20040008431A (en) | 2002-07-18 | 2002-07-18 | Method for manufacturing of memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020020042068A KR20040008431A (en) | 2002-07-18 | 2002-07-18 | Method for manufacturing of memory device |
Publications (1)
| Publication Number | Publication Date |
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| KR20040008431A true KR20040008431A (en) | 2004-01-31 |
Family
ID=37317494
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100935198B1 (en) * | 2008-03-27 | 2010-01-06 | 주식회사 하이닉스반도체 | Semiconductor device and method for manufacturing the same |
| US8598012B2 (en) | 2009-12-30 | 2013-12-03 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with buried gates |
-
2002
- 2002-07-18 KR KR1020020042068A patent/KR20040008431A/en not_active Application Discontinuation
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