KR20040008396A - 반도체 소자의 테스트 패턴 - Google Patents

반도체 소자의 테스트 패턴 Download PDF

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KR20040008396A
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우탁균
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Abstract

본 발명은 반도체 소자의 테스트 패턴(Test pattern)에 관한 것으로, 특히 셀(Cell) 트랜지스터의 소오스 영역과 드레인 영역이 각각 다른 테스트 단자에 전기적으로 연결된 후, 상기 테스트 단자들을 통하여 어레이(Array)에서 모든 셀 트랜지스터를 테스트함으로써, 모든 셀 트랜지스터의 문턱전압, 브레이크다운(Break-down) 전압 등을 어레이에서 테스트할 수 있어 칩(Chip)의 불량여부와 프로세스(Process)의 페일(Fail)부위를 발견하여 칩 개발 기간을 단축시키고 또한 소자의 불량률을 테스트 초기에 알 수 있어 칩의 테스트 시간을 단축시킴으로 소자의 수율을 향상시키고 소자 생산의 원가를 절감시키는 기술이다.

Description

반도체 소자의 테스트 패턴{A test pattern of semiconductor device}
본 발명은 반도체 소자의 테스트 패턴(Test pattern)에 관한 것으로, 특히 어레이(Array)에서 모든 셀(Cell) 트랜지스터를 테스트하여 소자의 수율을 향상시키고 소자 생산의 원가를 절감시키는 반도체 소자의 테스트 패턴에 관한 것이다.
칩(Chip)의 셀 트랜지스터는 어레이로 구성되고, 셀 트랜지스터의 소오스 영역에 비트라인(Bit line)이 연결되어 데이터(Data)를 입/출력하며, 셀 트랜지스터의 드레인 영역에 캐패시터가 연결되어 데이터를 저장한다.
그리고, 문턱전압, 브레이크다운(Break-down) 전압 등 셀 트랜지스터의 특성이 칩의 특성을 좌우하기 때문에 셀 트랜지스터를 테스트해야 한다.
그러나, 종래 기술에 따른 반도체 소자의 테스트 패턴은 하나의 셀 트랜지스터만을 테스트하기 때문에, 칩의 셀 트랜지스터가 어레이로 구성됨으로써 워드라인(Word line) 상호간의 CD(Critical Dimension)차이로 셀 트랜지스터의 문턱전압이 변화되는 현상이 발생되는 등의 이유에 의해 인 라인(In Line)의 데이터와 하나의 셀 트랜지스터만을 테스트한 결과 값이 일치하지 않아, 하나의 셀 트랜지스터만을 테스트한 결과 값으로는 어레이를 구성하는 다수의 셀 트랜지스터의 특성을 나타내기 어렵다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 셀 트랜지스터의 소오스 영역과 드레인 영역이 각각 비트라인과 저장전극용 콘택플러그를 통하여 각각 다른 테스트 단자와 전기적으로 연결된 후, 상기 테스트 단자들을 통하여 어레이에서 모든 셀 트랜지스터를 테스트하는 반도체 소자의 테스트 패턴을 제공하는데 그 목적이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 테스트 패턴을 도시한 레이아웃도.
도 2는 본 발명의 활성영역과 워드라인을 도시한 레이아웃도.
도 3은 본 발명의 활성영역, 워드라인, 비트라인 및 저장전극을 도시한 레이아웃도.
< 도면의 주요부분에 대한 부호의 설명 >
31 : 활성영역32 : 공통 워드라인
33 : 워드라인34 : 공통 비트라인
35 : 비트라인36 : 연결부
37 : 저장전극용 콘택플러그A : 소오스 영역
B : 드레인 영역
이상의 목적을 달성하기 위한 본 발명은,
일 방향으로 일정 간격 이격되어 배열되되, 이웃하는 열과 어긋나게 배열되는 다수개의 활성영역들이 구비된 반도체 기판과,
상기 반도체 기판 상에 상기 활성영역과 동일한 방향으로 일정 간격 이격되며 상기 각 활성영역과 두 군데 교차하는 막대 형상으로 배열되되, 일 측에 서로 연결된 공통 워드라인을 갖는 다수개의 워드라인들과,
상기 각 활성영역 내 워드라인 사이의 활성영역에 형성되는 셀 트랜지스터의 소오스 영역과 상기 소오스 영역 사이의 활성영역에 형성되는 셀 트랜지스터의 드레인 영역과,
상기 워드라인들 상측에 상기 소오스 영역과 콘택된 막대 형상으로 상기 워드라인과 평행하게 배열되되, 일 측에 서로 연결된 공통 비트라인을 갖는 다수개의 비트라인들과,
상기 비트라인들 상측에 상기 드레인 영역과 하나 건너 콘택된 막대 형상으로 상기 워드라인과 평행하게 배열되되, 일 측에 서로 연결된 연결부를 갖는 저장전극용 콘택플러그와,
상기 공통 워드라인, 공통 비트라인 및 연결부와 각각 전기적으로 연결되는 테스트 단자들을 포함하는 반도체 소자의 테스트 패턴을 제공하는 것과,
상기 비트라인은 100 ∼ 3000Å 두께의 WSi층 또는 다결정실리콘층으로 형성되는 것과,
상기 비트라인의 폭은 칩 내의 비트라인 폭보다 같거나 넓게 형성되는 것과,
상기 저장전극용 콘택플러그는 100 ∼ 5000Å 두께의 다결정실리콘층으로 형성되는 것을 특징으로 한다.
본 발명의 원리는 셀 트랜지스터의 소오스 영역과 드레인 영역이 각각 비트라인과 저장전극용 콘택플러그를 통하여 각각 다른 테스트 단자와 전기적으로 연결된 후, 상기 테스트 단자들을 통하여 어레이에서 모든 셀 트랜지스터를 테스트함으로써, 어레이에서 모든 셀 트랜지스터의 문턱전압, 브레이크다운 전압 등을 테스트할 수 있어 칩의 불량여부와 프로세스(Process)의 페일(Fail)부위를 발견하여 칩 개발 기간을 단축시키고 또한 소자의 불량률을 테스트 초기에 알 수 있어 칩의 테스트 시간을 단축시키기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 테스트 패턴을 도시한 레이아웃도이다.
그리고, 도 2는 본 발명의 활성영역과 워드라인을 도시한 레이아웃도이고, 도 3은 본 발명의 활성영역, 워드라인, 비트라인 및 저장전극을 도시한 레이아웃도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 테스트 패턴은 가로축 방향으로 일정 간격 이격되어 I 타입으로 배열되되, 이웃하는 열과 어긋나게 배열된 다수개의 활성영역(31)들이 구비된 반도체 기판(도시하지 않음) 상에 가로축 방향으로 일정 간격 이격된 막대 형상으로 배열되면서 일 측에 서로 연결된 공통 워드라인(32)을 갖는 다수개의 워드라인(33)들, 상기 2개의 워드라인(33)을하나의 단위로 그 사이의 상기 워드라인(33)들 상측에 막대 형상으로 배열되면서 일 측에 서로 연결된 공통 비트라인(34)을 갖는 다수개의 비트라인(35)들, 상기 4개의 워드라인(33)과 상기 2개의 비트라인(35)을 하나의 단위로 그 사이의 상기 비트라인(35)들 상측에 막대 형상으로 배열되면서 일 측에 서로 연결된 연결부(36)를 갖는 저장전극용 콘택플러그(37)들로 구성된다.
여기서, 상기 각 활성영역(31)은 상기 두 개의 워드라인(33)과 교차되어 형성되고 도 2에서와 같이, 상기 각 활성영역(31) 내 워드라인(33) 사이의 활성영역(31)에 셀 트랜지스터의 소오스 영역(A)이 형성되고, 상기 소오스 영역(A) 사이의 활성영역(31)에 셀 트랜지스터의 드레인 영역(B)이 형성된다.
상기 비트라인(35)은 도 3에서와 같이, 셀 트랜지스터의 소오스 영역(A)에 플러그(P)를 통하여 콘택(C)되어 상기 어레이에 형성된 모든 소오스 영역(A)이 상기 공통 비트라인(34)과 콘택된 제 1 테스트 단자(도시하지 않음)를 통하여 테스트된다. 그리고 상기 비트라인(35)은 100 ∼ 3000Å 두께의 WSi층 또는 다결정실리콘층으로 형성되고, 상기 비트라인(35) 상부에 100 ∼ 3000Å 두께의 질화막 또는 산화막이 형성될 수 있으며, 공정 마진(Margin)을 증가시키기 위하여 상기 테스트하기 위하여 형성된 비트라인(35)의 폭은 칩 내의 비트라인 폭보다 같거나 넓게 형성된다.
그리고, 상기 저장전극용 콘택플러그(37)는 셀 트랜지스터의 드레인 영역(B)에 콘택되어 상기 어레이에 형성된 모든 드레인 영역(B)이 상기 연결부(33)와 콘택된 제 2 테스트 단자(도시하지 않음)를 통하여 테스트된다. 그리고, 상기 저장전극용 콘택플러그(37)는 100 ∼ 5000Å 두께의 다결정실리콘층으로 형성된다.
또한, 상기 워드라인(33)들도 상기 공통 워드라인(32)과 콘택된 제 3 테스트 단자(도시하지 않음)를 통하여 테스트되어, 어레이에 형성된 모든 셀 트랜지스터는 워드라인(33), 소오스 영역(A) 및 드레인 영역(B)이 각각 다른 테스트 단자에 연결되어 테스트를 하게 된다.
이때, 상기 비트라인(35)은 상기 워드라인(33)과 동일한 방향인 가로축 방향으로 배열되며, 그 이유는 상기 저장전극용 콘택플러그(37)와 셀 트랜지스터의 드레인 영역(B)과의 콘택 시 공정 마진(Margin)을 증가시키기 위한 것이다.
그리고, 상기 저장전극용 콘택플러그(37)가 상기 비트라인(35)과 평행하게 구성되며, 그 이유는 상기 저장전극용 콘택플러그(37)가 상기 비트라인(35)과 수직하게 구성될 경우 상기 저장전극용 콘택플러그(37) 형성 시 상기 비트라인(35)에 어택(Attack)을 가하여 상기 비트라인(35)과 저장전극용 콘택플러그(37)의 브릿지(Bridge)가 발생되는 현상을 방지하기 위한 것이다.
본 발명의 반도체 소자의 테스트 패턴은 셀 트랜지스터의 소오스 영역과 드레인 영역이 각각 비트라인과 저장전극용 콘택플러그를 통하여 각각 다른 테스트 단자와 전기적으로 연결된 후, 상기 테스트 단자들을 통하여 어레이에서 모든 셀 트랜지스터를 테스트함으로써, 어레이에서 모든 셀 트랜지스터의 문턱전압, 브레이크다운 전압 등을 테스트할 수 있어 칩의 불량여부와 프로세스의 페일부위를 발견하여 칩 개발 기간을 단축시키고 또한 소자의 불량률을 테스트 초기에 알 수 있어칩의 테스트 시간을 단축시킴으로 소자의 수율을 향상시키고 소자 생산의 원가를 절감시키는 효과가 있다.

Claims (4)

  1. 일 방향으로 일정 간격 이격되어 배열되되, 이웃하는 열과 어긋나게 배열되는 다수개의 활성영역들이 구비된 반도체 기판과,
    상기 반도체 기판 상에 상기 활성영역과 동일한 방향으로 일정 간격 이격되며 상기 각 활성영역과 두 군데 교차하는 막대 형상으로 배열되되, 일 측에 서로 연결된 공통 워드라인을 갖는 다수개의 워드라인들과,
    상기 각 활성영역 내 워드라인 사이의 활성영역에 형성되는 셀 트랜지스터의 소오스 영역과 상기 소오스 영역 사이의 활성영역에 형성되는 셀 트랜지스터의 드레인 영역과,
    상기 워드라인들 상측에 상기 소오스 영역과 콘택된 막대 형상으로 상기 워드라인과 평행하게 배열되되, 일 측에 서로 연결된 공통 비트라인을 갖는 다수개의 비트라인들과,
    상기 비트라인들 상측에 상기 드레인 영역과 하나 건너 콘택된 막대 형상으로 상기 워드라인과 평행하게 배열되되, 일 측에 서로 연결된 연결부를 갖는 저장전극용 콘택플러그와,
    상기 공통 워드라인, 공통 비트라인 및 연결부와 각각 전기적으로 연결되는 테스트 단자들을 포함하는 반도체 소자의 테스트 패턴.
  2. 제 1 항에 있어서,
    상기 비트라인은 100 ∼ 3000Å 두께의 WSi층 또는 다결정실리콘층으로 형성됨을 특징으로 하는 반도체 소자의 테스트 패턴.
  3. 제 1 항에 있어서,
    상기 비트라인의 폭은 칩 내의 비트라인 폭보다 같거나 넓게 형성됨을 특징으로 하는 반도체 소자의 테스트 패턴.
  4. 제 1 항에 있어서,
    상기 저장전극용 콘택플러그는 100 ∼ 5000Å 두께의 다결정실리콘층으로 형성됨을 특징으로 하는 반도체 소자의 테스트 패턴.
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* Cited by examiner, † Cited by third party
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KR101133509B1 (ko) * 2005-12-22 2012-04-05 매그나칩 반도체 유한회사 반도체 소자의 테스트 패턴
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