KR20040001877A - Method for fabricating fuse box in semiconductor device - Google Patents

Abstract

PURPOSE: A method for forming a fuse box of a semiconductor device is provided to be capable of improving the uniformity of remaining insulating layer on a fuse irrespective of the location of a wafer. CONSTITUTION: The first oxide layer(36) is formed on a substrate(10) having a fuse line(34a). A nitride-based thin film(200) as an etch stop layer is formed on the first oxide layer. The second oxide layer is formed on the nitride-based thin film. The first pad/repair etching is performed to etch the second oxide layer using the nitride-based thin film(200) as an etch stop layer. The second pad/repair etching is performed to etch the nitride-based thin film and the first oxide layer, thereby forming a fuse box(50).

Description

반도체 소자의 퓨즈박스 형성방법{Method for fabricating fuse box in semiconductor device}Method for fabricating fuse box in semiconductor device

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 리페어 퓨즈 박스(repair fuse box) 제조 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a process for repairing a repair fuse box during a process of manufacturing a semiconductor device.

반도체 소자 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield) 측면에서 비효율적인 처리방법이다.In the manufacture of semiconductor devices, if any one of a number of fine cells is defective, the semiconductor device does not function as a memory and thus is treated as a defective product. However, even though only a few cells in the memory have failed, discarding the entire device as defective is an inefficient method of yield.

따라서, 현재는 메모리 내에 미리 설치해둔 예비 메모리 셀, 즉 리던던시(redundancy) 셀을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.Accordingly, the yield improvement is achieved by replacing the defective cells by using preliminary memory cells pre-installed in the memory, that is, redundancy cells.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치환해 주는 방식으로 진행되는데, 이를 구체적으로 기술하면 다음과 같다.In a repair operation using a redundancy cell, a spare low and a spare column are pre-installed for each cell array, so that defective memory cells having defects are replaced with spare memory cells in row / column units. It proceeds in a manner of substitution, which will be described in detail as follows.

즉, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다. 이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.In other words, when a defective memory cell is selected through a test after wafer processing is completed, a program is executed in the internal circuit to replace the corresponding address with the address signal of the spare cell. Therefore, when an address signal corresponding to a bad line is input in actual use, the selection is switched to a spare line instead. One of the programming methods is a method of burning a fuse with a laser beam, and the wiring broken by the laser irradiation is called a fuse line, and the broken portion and the area surrounding the fuse box are called a fuse box.

반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위하여 퓨즈를 사용하고 있는데, 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 비트라인(Bit Line) 또는 워드라인(Word line) 또는 커패시터의 플레이트라인(plate line)을 이루는 도전층(예컨대 폴리실리콘)을 이용하여 형성한다. 통상, 리페어 퓨즈 박스 영역 상부의 절연막의 일부를 반도체 소자의 패드(Pad) 식각과 함께 식각하고 있기 때문에 패드/리페어 식각이라 한다.In the case of a failure of a semiconductor device, a fuse is used to repair a defective part. The fuse is not formed separately by an additional process, but a bit line or a word line or a capacitor is formed. It is formed using a conductive layer (for example, polysilicon) forming a plate line of. In general, a portion of the insulating film on the repair fuse box region is etched along with the pad etching of the semiconductor device, so it is called a pad / repair etching.

도1은 종래의 반도체 소자 특히, 다층 금속 배선구조를 채택한 반도체 메모리 소자의 셀 일부와 그 퓨즈부를 도시한 단면도이다.1 is a cross-sectional view showing a part of a cell and a fuse portion of a conventional semiconductor device, particularly a semiconductor memory device employing a multilayer metal wiring structure.

도1의 왼쪽 부분은 셀 어레이 영역을 도시한 것으로서, 셀 어레이 영역은 게이트전극(14), 소오스(16), 드레인(18)으로 이루어진 트랜지스터와, 비트라인(22)과, 제1 전극(30), 유전체(32), 제2 전극(34)으로 이루어진 커패시터 및 다층 금속 배선(38, 42)들이 형성된다. 각 도전층들 간에는 층간절연막들(20, 26, 36, 40)이 형성된다. 최종 금속배선(42)이 완료되면 패시베이션막(44)이 그 상부에 형성된다.The left portion of FIG. 1 shows a cell array region, wherein the cell array region includes a transistor including a gate electrode 14, a source 16, and a drain 18, a bit line 22, and a first electrode 30. ), A dielectric consisting of a dielectric 32, a second electrode 34 and multilayer metal wirings 38, 42 are formed. Interlayer insulating films 20, 26, 36, and 40 are formed between the conductive layers. When the final metallization 42 is completed, a passivation film 44 is formed thereon.

또한, 도1의 오른쪽 부분은 퓨즈부를 도시한 것으로서, 커패시터의 제2전극(34)용 라인이 퓨즈라인(34A)을 구성하게 된다. 퓨즈라인(34A) 상부에 적층된 층간절연막(36, 40) 및 패시베이션막(44)들은 패드/리페어 식각에 의해 소정의 폭으로 식각되어 퓨즈 박스(50)가 형성되게 된다. 패드/리페어 식각시 퓨즈라인(34A) 상부에는 잔류 절연막(36A)이 형성되고, 이후 레이저가 조사되고 그 하부의 퓨즈라인(34A)이 끊어지게 된다.In addition, the right part of FIG. 1 shows a fuse part, and the line for the second electrode 34 of the capacitor constitutes the fuse line 34A. The interlayer insulating layers 36 and 40 and the passivation layer 44 stacked on the fuse line 34A are etched to a predetermined width by pad / repair etching to form the fuse box 50. When the pad / repair is etched, a residual insulating film 36A is formed on the fuse line 34A, and then a laser is irradiated and the fuse line 34A below is cut off.

여기서, 편의상 각각의 층간절연막들(20, 26, 36, 40)은 각각 하나의 층으로 도시하였지만 통상적으로 여러 층의 산화막들이 적층된 막으로 이루어지게 된다.Here, for convenience, each of the interlayer insulating films 20, 26, 36, and 40 is illustrated as one layer, but is typically made of a film in which several layers of oxide films are stacked.

아울러, 여기서 커패시터의 제2전극(플레이트) 라인이 퓨즈라인이 되는 것으로 도시되고 설명되지만, 앞에서 상술한 바와 같이 퓨즈라인은 플레이트에 한하지않고, 예컨대, 비트라인 또는 워드라인이 될 수도 있고, 메모리 소자가 아닌 다른 반도체 소자에서는 다른 배선이 될 수도 있다. 이러한 사항들은 추후에 후술되는 본 발명의 실시예에도 그대로 적용된다.In addition, although the second electrode (plate) line of the capacitor is shown and described as being a fuse line, as described above, the fuse line is not limited to a plate, and may be, for example, a bit line or a word line, and a memory. In other semiconductor devices other than the device, different wirings may be used. These matters also apply to embodiments of the present invention described later.

반도체 소자의 결함이 발생한 경우에 레이저를 이용하여 퓨즈를 절단하게 되는데, 레이저에 의한 퓨즈라인(34A)의 절단이 용이하게 이루어지기 위해서는 퓨즈박스(50)를 형성하고 난 뒤 퓨즈라인(34A)의 상부에 남아있는 절연막(36A)이 일정 두께를 유지하는 것이 중요하다.When a defect occurs in the semiconductor device, the fuse is cut using a laser. In order to easily cut the fuse line 34A by the laser, the fuse box 50 is formed and then the fuse line 34A is formed. It is important that the insulating film 36A remaining on the top maintain a constant thickness.

현재 반도체 소자의 퓨즈박스 형성을 위해 퓨즈라인 상부에 남기는 층간절연막(36A)의 두께는 5000Å로 진행하고 있다. 한편, 패드/리페어 식각시 식각 타겟은 약 30000Å 정도이며, 또한 여러층이 형성되며 발생하는 두께의 변화가 웨이퍼상의 위치에 따라 항상 존재하고 이로 인해 패드/리페어 식각 후 퓨즈라인(34A) 위에 남는 층간절연막(36A)의 두께는 심한 편차를 갖게 된다. 이러한 편차는 이후의 레이저 커팅(laser cutting)시 효율성을 떨어뜨리는 원인이 된다.At present, the thickness of the interlayer insulating film 36A that is left over the fuse line for forming the fuse box of the semiconductor device is 5000 Å. On the other hand, during the pad / repair etching, the etch target is about 30000Å, and a plurality of layers are formed, and the thickness change generated always exists according to the position on the wafer, and thus the interlayer remaining on the fuse line 34A after the pad / repair etching is left. The thickness of the insulating film 36A has a severe deviation. This deviation causes a decrease in efficiency in subsequent laser cutting.

본 발명은 반도체 소자의 퓨즈박스를 형성할 때, 웨이퍼 위치에 관계없이 퓨즈상부의 절연층이 균일하게 남도록 하는 퓨즈박스 제조방법을 제공함을 목적으로 한다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a fuse box in which an insulating layer on the fuse remains uniformly regardless of a wafer position when forming a fuse box of a semiconductor device.

도1은 종래의 반도체 메모리 소자의 셀 일부와 그 퓨즈부를 도시한 단면도,1 is a cross-sectional view showing a portion of a cell and a fuse portion of a conventional semiconductor memory device;

도2a 내지 도2c는 본 발명의 바람직한 일실시예에 따른 퓨즈박스 제조방법을 나타내는 도면.Figure 2a to 2c is a view showing a fuse box manufacturing method according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawing

34A : 퓨즈라인 36A : 잔류 절연막34A: fuse line 36A: residual insulating film

50 : 퓨즈박스 200 : 질화물 계열의 박막50: fuse box 200: nitride-based thin film

상기의 목적을 달성하기 위하여, 이를 위한 본 발명은, 퓨즈박스 형성을 위한 반도체 소자 제조 방법에 있어서, 퓨즈라인이 형성된 기판에 제1산화물을 형성하는 단계; 상기 제1산화물 상에 패드/리페어 식각시의 식각정지용으로 질화물을 형성하는 단계; 상기 질화물 상에 제2산화물을 형성하는 단계; 상기 질화물에서 식각정지가 일어나도록 상기 제2산화물을 식각하는 패드/리페어 제1식각을 실시하는 단계; 및 상기 질화물과 상기 제1산화물의 일부두께를 식각하는 패드/리페어 제2식각을 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor device for forming a fuse box, the method comprising the steps of: forming a first oxide on the substrate on which the fuse line is formed; Forming nitride on the first oxide for etch stop during pad / repair etching; Forming a second oxide on the nitride; Performing a pad / repair first etch to etch the second oxide to cause etch stop in the nitride; And performing a pad / repair second etching process to etch a portion of the nitride and the first oxide.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. do.

도2a 내지 도2c는 본 발명의 바람직한 일실시예에 따른 퓨즈박스 제조방법을 나타내는 도면이다. 도면의 좌측은 메모리 셀부이고, 우측은 퓨즈박스부를 도시한 것이다.2a to 2c is a view showing a fuse box manufacturing method according to an embodiment of the present invention. The left side of the figure shows a memory cell portion, and the right side shows a fuse box portion.

도2a를 참조하면, 통상의 방법과 같이 반도체기판(10) 상에 게이트전극(14), 소오스/드레인(16, 18) 형성 등 일련의 모스트랜지스터 제조 공정을 진행한 다음, 비트라인(22)과, 콘택(28)을 포함하는 제1전극(30), 유전체(32) 및 제2전극(34)으로 이루어진 커패시터를 형성한다. 물론 각 도전층들 사이에는 층간절연막(20, 26)들이 형성된다. 잘 알려진 바와 같이 층간절연막들은 산화물 계열이다.Referring to FIG. 2A, a series of MOS transistor manufacturing processes, such as forming a gate electrode 14 and a source / drain 16 and 18, are performed on a semiconductor substrate 10 as in a conventional method, and then a bit line 22 is formed. And a capacitor including the first electrode 30 including the contact 28, the dielectric 32, and the second electrode 34. Of course, the interlayer insulating films 20 and 26 are formed between the conductive layers. As is well known, interlayer insulating films are oxide based.

이때, 퓨즈박스가 형성된 부분에서는 커패시터의 제2전극(34)층으로 퓨즈라인(34A)이 형성된다.In this case, the fuse line 34A is formed in the second electrode 34 layer of the capacitor in the portion where the fuse box is formed.

이후, 다시 층간절연막(36)을 형성하고 화학적기계적연마(CMP) 공정을 통해 평탄화 시킨다.Thereafter, the interlayer insulating layer 36 is formed and planarized through a chemical mechanical polishing (CMP) process.

다음으로, 퓨즈라인(34A) 상부의 층간절연막(36) 상에 플로린(Fluorine) 식각 가스에서 폴리머(Polymer)를 유발하는 질화물 계열의 박막(200)을 증착한다. 메모리 셀부에서는 상기 질화물 계열의 박막(200)이 잔류하여도 되지만 이후 금속배선 공정 등을 감안하여 선택적으로 제거하는 것이 바람직하다.Next, a nitride-based thin film 200 which causes a polymer from a fluorine etching gas is deposited on the interlayer insulating layer 36 on the fuse line 34A. The nitride-based thin film 200 may remain in the memory cell unit, but may be selectively removed in consideration of a metallization process and the like.

이어서, 제1금속배선(38), 층간절연막(40), 제2금속배선(42) 및 패시베이션막(44) 등 통상의 방법대로 필요한 박막들을 적층한다.Subsequently, necessary thin films, such as the first metal wiring 38, the interlayer insulating film 40, the second metal wiring 42, and the passivation film 44, are stacked.

이와 같이, 본 발명은 종래와 다르게 상기 질화물 계열의 박막(200)이 퓨즈라인(34A)의 상부에 근접해서 산화막(층간절연막) 사이에 개재되어 있음을 주목하여야 한다.As described above, in the present invention, it should be noted that the nitride-based thin film 200 is interposed between the oxide film (interlayer insulating film) in proximity to the upper portion of the fuse line 34A.

이어서, 도2b는 상기 질화물 계열의 박막(200)을 식각정지층으로하여 상기 패시베이션막(44), 층간절연막(40)을 식각한 상태이다. 플로린(Fluorine) 계열의 가스에서 상기 질화물 계열의 박막(200)은 폴리머(Polymer)를 유발하여 식각중지가 일어나게 된다.2B, the passivation film 44 and the interlayer insulating film 40 are etched using the nitride based thin film 200 as an etch stop layer. In the florin-based gas, the nitride-based thin film 200 causes a polymer to cause an etch stop.

이어서, 도2c는 상기 질화물 계열의 박막(200)과 그 하부의 절연막(36)을 일부 두께 식각하여 퓨즈박스(50)를 완료한 상태로서, 퓨즈라인(34A) 상에 잔류 절연막(36A)이 남게 된다.Subsequently, in FIG. 2C, the fuse box 50 is completed by etching a portion of the nitride-based thin film 200 and the insulating layer 36 under the thickness thereof, and the remaining insulating layer 36A is formed on the fuse line 34A. Will remain.

본 발명에서는 질화물 계열의 박막(200)을 패드/리페어 식각시 식각정지막으로 사용하여, 웨이퍼의 위치에 관계없이 퓨즈라인(34A) 상부의 잔류 절연막(36A)을 균일하게 제어할 수 있다. 즉, 전술한 바에 의해 패드/리페어 식각을 진행하여 퓨즈 박스를 형성하게 되면, 웨이퍼의 위치에 관계없이 일정한 두께로 퓨즈 상부의 절연층을 남기게 되어, 이후 안정된 레이저 커팅을 진행할 수 있다.In the present invention, the nitride-based thin film 200 is used as an etch stop layer during the pad / repair etching, so that the remaining insulating layer 36A on the fuse line 34A may be uniformly controlled regardless of the wafer position. That is, as described above, when the pad / repair etching is performed to form the fuse box, the insulating layer on the upper portion of the fuse may be left at a constant thickness regardless of the position of the wafer, and then stable laser cutting may be performed.

본 실시예에서 커패시터의 제2전극(플레이트) 라인이 퓨즈라인이 되는 것으로 도시되고 설명되지만, 앞에서 상술한 바와 같이 퓨즈라인은 플레이트에 한하지 않고, 예컨대, 비트라인 또는 워드라인이 될 수도 있고, 메모리 소자가 아닌 다른 반도체 소자에서는 다른 배선이 될 수도 있다.Although the second electrode (plate) line of the capacitor in this embodiment is shown and described as being a fuse line, as described above, the fuse line is not limited to a plate, but may be, for example, a bit line or a word line, Other semiconductor devices other than the memory device may be different wirings.

따라서, 본 실시예에서 퓨즈라인 상에 적층된 산화물들(층간절연막)은 그 종류와 적층수가 응용 소자에 따라 달라질 수 있다.Therefore, the oxides (interlayer insulating films) stacked on the fuse line in the present embodiment may vary depending on the type and the number of stacked layers depending on the application device.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

본 발명에 의해 퓨즈박스을 제조하면, 웨이퍼 위치에 관계없이 퓨즈 위의 절연막을 균일하게 만들어 반도체 소자의 리페어 수율을 향상시킬 수 있다.According to the present invention, the fuse box can be manufactured to improve the repair yield of the semiconductor device by making the insulating film on the fuse uniform regardless of the wafer position.

Claims (3)

퓨즈박스 형성을 위한 반도체 소자 제조 방법에 있어서,In the semiconductor device manufacturing method for forming a fuse box, 퓨즈라인이 형성된 기판에 제1산화물을 형성하는 단계;Forming a first oxide on the substrate on which the fuse line is formed; 상기 제1산화물 상에 패드/리페어 식각시의 식각정지용으로 질화물을 형성하는 단계;Forming nitride on the first oxide for etch stop during pad / repair etching; 상기 질화물 상에 제2산화물을 형성하는 단계;Forming a second oxide on the nitride; 상기 질화물에서 식각정지가 일어나도록 상기 제2산화물을 식각하는 패드/리페어 제1식각을 실시하는 단계; 및Performing a pad / repair first etch to etch the second oxide to cause etch stop in the nitride; And 상기 질화물과 상기 제1산화물의 일부두께를 식각하는 패드/리페어 제2식각을 실시하는 단계Performing a pad / repair second etching process to etch a portion of the nitride and the first oxide. 를 포함하여 이루어진 것을 특징으로 하는 반도체소자 제조방법,A semiconductor device manufacturing method comprising: 제1항에 있어서,The method of claim 1, 상기 패드/리페어 제1식각을 플로린 계열의 가스에서 실시하여 폴리머 생성에 의해 상기 질화물에서 식각정지가 일어나도록 하는 것을 특징으로 하는 반도체소자 제조 방법.And the etch stop occurs in the nitride by polymer production by performing the pad / repair first etching on a florin-based gas. 제2항에 있어서,The method of claim 2, 상기 퓨즈라인은 메모리 소자의 커패시터 플레이 전극용 전도층이며, 상기 제2산화물을 패시베이션막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.And the fuse line is a conductive layer for a capacitor play electrode of a memory device, and comprises a passivation film for the second oxide.