KR20040000752A - Method For Manufacturing Semiconductor Devices - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 미세 패턴을 용이하게 형성시킴으로써 공정 신뢰성을 향상시키도록 한 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device to improve process reliability by easily forming a fine pattern.
일반적으로, 반도체 소자의 고집적화에 따라 배선의 미세화가 계속 진행되고 있다. 반도체 소자에서의 미세 배선은 배선의 저항 상승을 가져오고 나아가 신호 전달 지연을 가져온다. 이러한 신호 전달 지연을 해결하기 위해 기존의 단층 배선 구조를 대신하여 새로운 다층 배선 구조가 도입되기 시작하였다. 그러나, 다층 배선 구조에서 배선간의 거리 축소가 더욱 진행되면서 동일 층 배선간의 기생 용량(Parasitic Capacitance)이 증가하고 반도체 소자의 신호 전달 지연이 더욱 심화된다. 특히, 선폭이 더욱 미세화된 배선의 경우, 배선의 기생 용량으로 인한 신호 전달 지연이 반도체 소자의 동작 특성에 크게 영향을 끼친다. 배선간의 기생 용량을 저감시키기 위해서는 배선의 두께를 줄이고 층간 절연막의 두께를 늘리는 것이 바람직하다. 따라서, 배선을 비저항이 낮은 물질로 형성시키고 층간 절연막을 유전율이 낮은 물질로 형성시키는 방안의 하나로 배선 물질로서, 예를 들어 구리(Cu)가 현재 사용되고, 층간 절연막 물질로서 다양한 물질들이 제안되고 있다. 하지만, 구리의 경우, 식각 부산물의 증기압이 낮기 때문에 건식 식각의 어려움이 많다. 그래서, 최근에는 층간 절연막에 비아홀(Via Hole)이나 콘택홀과 같은 홀을 형성시키고 상기 홀에 구리를 매립시키고 평탄화시킴으로써 구리 배선을 형성시키는 다마신(Damascene) 공정이 사용되고 있다. 다마신 공정의 경우, 구리의 평탄화를 위한 화학 기계 연마(Chemical Mechanical Polishing) 공정을 진행할 때 식각 저지층이 요구된다. 식각 저지층의 유전율이 크면 층간 절연막의 유전율이 증가하므로 식각 저지층으로는 두께가 얇고 유전율이 낮은 물질을 사용하지 않으면 안된다. 현재, 식각 저지층으로서 사용되고 있는 물질로는 실리콘 질화막이 대표적이다. 그런데, 화학 기계 연마 공정에 있어서, OES(Optical Emission Spectroscopy) 방법을 적용한 종료 시점 검출(End Point Detection: EPD) 시스템을 사용할 경우, 식각 저지층인 실리콘 질화막이 이미 노출된 후 배선용 물질의 식각 종료 시점이 검출되기 때문에 식각 저지층이 식각되기 쉽다. 이로써, 식각 저지층의 두께가 얇을 경우, 식각 저지층이 식각에 의해 더욱 얇아짐으로써 쉽게 깨질 가능성이 높다. 그래서, 레이저 간섭계(Laser Interferometer)를 적용한 EPD 시스템을 사용하는 것이 바람직하다. 이는 식각 저지층의 노출 전에 배선 물질의 식각을 종료시킴으로써 식각 저지층의 손실을 저감시킬 수 있기 때문이다. 따라서, 얇은 식각 저지층을 사용 가능하므로 식각 저지층을 포함한 전체적인 층간 절연막의 유전율을 저감시킬 수가 있다.In general, the miniaturization of wiring is progressing with high integration of semiconductor devices. The fine wiring in the semiconductor device leads to an increase in the resistance of the wiring and further to a signal propagation delay. In order to solve this signal propagation delay, a new multilayer wiring structure has been introduced instead of the existing single layer wiring structure. However, as the distance between the wirings is further reduced in the multilayer wiring structure, parasitic capacitance between the wirings of the same layer is increased and signal transmission delay of the semiconductor device is further deepened. In particular, in the case of wiring having a finer line width, signal transmission delay due to parasitic capacitance of the wiring greatly affects operation characteristics of the semiconductor device. In order to reduce the parasitic capacitance between wirings, it is desirable to reduce the thickness of the wirings and to increase the thickness of the interlayer insulating film. Therefore, as one of the methods for forming the wiring with a material having a low specific resistance and forming the interlayer insulating film with a material having a low dielectric constant, for example, copper (Cu) is currently used, and various materials have been proposed as the interlayer insulating film material. However, in the case of copper, dry etching is difficult due to the low vapor pressure of the etching by-product. In recent years, a damascene process has been used in which a hole such as a via hole or a contact hole is formed in an interlayer insulating film, and copper wiring is formed by embedding and planarizing copper in the hole. In the damascene process, an etch stop layer is required when performing a chemical mechanical polishing process for planarization of copper. If the dielectric constant of the etch stop layer is large, the dielectric constant of the interlayer insulating film is increased, so a material having a thin thickness and low dielectric constant must be used as the etch stop layer. Currently, silicon nitride film is a typical material used as an etch stop layer. However, in the chemical mechanical polishing process, when the end point detection (EPD) system using the optical emission spectroscopy (OES) method is used, the etching end point of the wiring material after the silicon nitride film, which is an etch stop layer, has already been exposed. Since it is detected, the etch stop layer is likely to be etched. Thus, when the thickness of the etch stop layer is thin, there is a high possibility that the etch stop layer is more easily broken by etching. Therefore, it is preferable to use an EPD system to which a laser interferometer is applied. This is because the loss of the etch stop layer can be reduced by terminating the etching of the wiring material before the exposure of the etch stop layer. Therefore, since a thin etch stop layer can be used, the dielectric constant of the entire interlayer insulating film including the etch stop layer can be reduced.
종래의 듀얼 다마신(Dual Damascene) 공정을 이용한 금속 배선에서는 도 1에 도시된 바와 같이, 반도체 기판, 예를 들어 단결정 실리콘 기판(10) 상에 층간 절연막(20)이 적층된다. 즉, 단결정 실리콘 기판(10) 상에 실리콘 질화막과 같은 확산 방지층(21)이 적층되고, 확산 방지층(21) 상에 저 유전율의 유전층(23), 예를 들어 플로린 실리케이트 글래스(Fluorine Silicate Glass: FSG), 메틸 실세스퀴옥세인(Methyl Silsesquioxane), 하이드로 실세스퀴옥세인(Hydro Silsesquioxane), 유기 물질 등이 적층되고, 유전층(23) 상에 실리콘 질화막과 같은 식각 저지층(25)이 적층되고, 식각 저지층(25) 상에 저 유전율의 유전층(27)이 적층되고, 유전층(27) 상에 실리콘 산화 질화막과 같은 하드 마스크층(29)이 적층되고, 홀(30)이 기판(10)의 일부분을 노출시키기 위해 하드 마스크층(29) 유전층(27),식각 저지층(25), 유전층(23), 확산 방지층(21)에 함께 형성되고, 구리 배선(40)이 홀(30)에 채워지며 하드 마스크층(29)에 평탄화를 이룬다. 여기서, 홀(30)은 홀(31)과 홀(33)로 이루어진다. 홀(31)이 식각 저지층(25)을 노출시키도록 하드 마스크층(29) 및 유전층(27)의 일부분에 폭(W1)을 가지며 형성된다. 홀(33)이기판(10)을 노출시키도록 식각 저지층(25), 유전층(23), 확산 방지층(21)의 일부분에 폭(W1)보다 작은 폭(W2)을 가지며 형성된다.In a metal wiring using a conventional dual damascene process, as shown in FIG. 1, an interlayer insulating film 20 is stacked on a semiconductor substrate, for example, a single crystal silicon substrate 10. That is, a diffusion barrier layer 21, such as a silicon nitride film, is stacked on the single crystal silicon substrate 10, and a low dielectric constant layer 23, for example, Florin Silicate Glass (FSG), is disposed on the diffusion barrier layer 21. ), Methyl silsesquioxane, hydro silsesquioxane, an organic material, and the like are stacked, and an etch stop layer 25 such as a silicon nitride film is laminated on the dielectric layer 23 and etched. A low dielectric constant layer 27 is deposited on the stop layer 25, a hard mask layer 29, such as a silicon oxynitride layer, is laminated on the dielectric layer 27, and the holes 30 are part of the substrate 10. The hard wiring layer 29 is formed together in the dielectric layer 27, the etch stop layer 25, the dielectric layer 23, and the diffusion barrier layer 21 so as to expose the copper wiring 40. The hard mask layer 29 is planarized. Here, the hole 30 is composed of a hole 31 and a hole 33. A hole 31 is formed with a width W1 in a portion of the hard mask layer 29 and the dielectric layer 27 to expose the etch stop layer 25. The hole 33 is formed to have a width W2 smaller than the width W1 in a portion of the etch stop layer 25, the dielectric layer 23, and the diffusion barrier layer 21 to expose the substrate 10.
그런데, 종래에는 서로 다른 폭(W1),(W2)의 홀(31),(33)을 형성시키기 위해 2번의 사진 공정을 이용하여 서로 다른 폭의 개구부를 갖는 식각 마스크층, 즉 감광막의 패턴을 형성시켜야 한다.However, in the related art, patterns of the etching mask layer having the openings of different widths, that is, the photoresist film, are formed by using two photographic processes to form the holes 31 and 33 having different widths W1 and W2. It must be formed.
그러나, 반도체 소자의 초고집적화가 진행되면서 배선의 선폭이나 배선간의 간격이 더욱 미세화되므로 종래의 방법으로는 미세 폭의 홀(33)을 위한 식각 마스크층의 패턴을 형성시키는데 공정 여유(Margin)를 확보하기가 더욱 어려워진다. 이를 해결하기 위해서는 미세 패턴의 형성이 가능한, 고가의 장비를 새로이 구입하여 기존의 장비를 교체시켜야 하고, 또한 미세 패턴의 형성이 가능한 고가의 감광막을 기존의 감광막을 대신하여 사용하여야 한다. 이는 경제적 부담을 가중시키고 나아가 제품의 원가 상승을 가져온다.However, as the ultra-high integration of the semiconductor device proceeds, the line width of the wiring and the spacing between the wirings become further miniaturized, so that the process margin is secured in forming the pattern of the etching mask layer for the hole 33 having a fine width by the conventional method. It becomes more difficult to do. In order to solve this problem, an expensive equipment capable of forming a fine pattern must be newly purchased to replace the existing equipment, and an expensive photosensitive film capable of forming a fine pattern must be used in place of the existing photosensitive film. This adds to the economic burden and further increases the cost of the product.
따라서, 본 발명의 목적은 미세 패턴을 용이하게 형성시킴으로써 공정 신뢰성을 향상시키도록 한 반도체 소자의 제조 방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a method for manufacturing a semiconductor device, in which process reliability is improved by easily forming a fine pattern.
본 발명의 다른 목적은 원가 상승을 일으키지 않으면서도 미세 패턴을 용이하게 형성시키도록 한 반도체 소자의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device, which enables to easily form a fine pattern without causing a cost increase.
도 1은 일반적인 듀얼 다마신 공정에 적용된 반도체 소자의 배선을 나타낸 단면 구조도.1 is a cross-sectional structural view showing the wiring of a semiconductor device applied to a general dual damascene process.
도 2 내지 도 8은 본 발명에 의한 반도체 소자의 제조 방법에 적용된 듀얼 다마신(Dual Damascene) 공정을 나타낸 단면 공정도.2 to 8 are cross-sectional process diagrams illustrating a dual damascene process applied to a method of manufacturing a semiconductor device according to the present invention.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is
반도체 기판 상에 다층의 층간 절연막을 적층시키고, 상기 층간 절연막 상에 제 1 폭의 제 1 개구부를 갖는 감광막의 패턴을 형성시키는 단계; 상기 층간 절연막을 제 1 깊이만큼 건식 식각시키면서 상기 제 1 개구부의 내측벽에 폴리머층을 부착시킴으로써 제 1 개구부보다 작은 제 2 폭의 제 2 개구부를 형성시키는 단계; 및 상기 감광막의 패턴과 상기 폴리머층을 식각 마스크층으로 이용하여 상기 제 2 개구부 내의 노출된 층간 절연막을 건식 식각시킴으로써 식각홀을 형성시키는 단계를 포함하는 것을 특징으로 한다.Stacking a multilayer interlayer insulating film on a semiconductor substrate, and forming a pattern of a photosensitive film having a first opening of a first width on the interlayer insulating film; Forming a second opening having a second width smaller than the first opening by attaching a polymer layer to an inner wall of the first opening while dry etching the interlayer insulating film by a first depth; And forming an etching hole by dry etching the exposed interlayer insulating layer in the second opening using the pattern of the photoresist layer and the polymer layer as an etching mask layer.
바람직하게는, 상기 식각홀에 배선용 금속층을 형성시키는 단계를 포함할 수 있다.Preferably, the method may include forming a wiring metal layer in the etching hole.
바람직하게는, 상기 식각홀을 형성시키는 단계는 상기 감광막의 패턴과 상기 폴리머층을 식각 마스크층으로 이용하여 상기 제 2 개구부 내의 노출된 층간 절연막의 하드 마스크층을 상기 층간 절연막의 식각 저지층 표면까지의 제 1 깊이만큼 건식 식각시킴으로써 상기 제 1 식각홀을 형성시키는 단계; 상기 식각 저지층을 건식 식각시키면서 상기 제 1 식각홀의 내측벽에 폴리머층을 부착시킴으로써 제 2 개구부보다 작은 제 3 폭의 제 3 개구부를 형성시키는 단계; 상기 감광막의 패턴과 상기 폴리머층을 식각 마스크층으로 이용하여 상기 제 3 개구부의 노출된 층간 절연막을 상기 반도체 기판의 표면이 노출될 때까지 건식 식각시킴으로써 제 2 식각홀을 형성시키는 단계; 및 상기 폴리머층 및 상기 감광막의 패턴을 제거시킴으로써 최종적인 식각홀을 형성시키는 단계를 포함할 수 있다.Preferably, the forming of the etch hole comprises using the pattern of the photoresist layer and the polymer layer as an etch mask layer to the hard mask layer of the exposed interlayer insulating film in the second opening to the surface of the etch stop layer of the interlayer insulating film. Forming the first etching hole by dry etching by a first depth of the first etching hole; Forming a third opening having a third width smaller than the second opening by attaching a polymer layer to an inner wall of the first etching hole while dry etching the etching stop layer; Forming a second etching hole by dry etching the exposed interlayer insulating layer of the third opening until the surface of the semiconductor substrate is exposed using the pattern of the photoresist layer and the polymer layer; And forming a final etching hole by removing the pattern of the polymer layer and the photoresist layer.
바람직하게는, 상기 폴리머층을 NH3, Cl2, Ar 및 CH2F2가스에 의해 형성시킬 수가 있다.Preferably, the polymer layer can be formed by NH 3 , Cl 2 , Ar, and CH 2 F 2 gases.
상기 NH3, Cl2, Ar 및 CH2F2가스를 각각 20~100 SCCM(Standard Cubic Centimeter Meter), 30~100 SCCM, 50~200 SCCM, 5~50 SCCM의 유량으로 상기 층간 절연막의 식각용 식각 챔버에 공급시키는 것이 바람직하다. 또한, 상기 식각 챔버의 소스 파워를 500~2000 와트(W), 바이어스 파워를 50~200 와트(W), 척 온도를 50~100℃로 각각 유지시켜주는 것이 바람직하다.The NH 3 , Cl 2 , Ar, and CH 2 F 2 gases are used for etching the interlayer insulating film at a flow rate of 20 to 100 SCCM (Standard Cubic Centimeter Meter), 30 to 100 SCCM, 50 to 200 SCCM, and 5 to 50 SCCM, respectively. It is preferable to supply the etching chamber. In addition, it is preferable to maintain the source power of the etching chamber 500 to 2000 watts (W), the bias power to 50 to 200 watts (W), and the chuck temperature at 50 to 100 ° C, respectively.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여하기로 한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same function as the conventional part.
도 2 내지 도 8은 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.2 to 8 are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.
도 2를 참조하면, 먼저, 반도체 기판, 예를 들어 단결정 실리콘 기판(10) 상에 다층의 층간 절연막(20)을 적층시킨다. 이를 좀 더 상세히 언급하면, 단결정 실리콘 기판(10) 상에 층간 절연막(20)의 실리콘 질화막과 같은 확산 방지층(21)을 적층시키고, 확산 방지층(21) 상에 저 유전율의 유전층(23)을 적층시키고, 유전층(23) 상에 식각 저지층(25)을 적층시키고, 식각 저지층(25) 상에 저 유전율의 유전층(27)을 적층시키고, 유전층(27) 상에 실리콘 산화 질화막과 같은 하드 마스크층(29)을 적층시킨다. 따라서, 층간 절연막(20)의 적층이 완료된다. 그런 다음, 하드 마스크층(29) 상에 식각 마스크층, 예를 들어 제 1 폭(W10)의 제 1 개구부(51)를 갖는 감광막(50)의 패턴을 형성시킨다. 여기서, 식각 저지층(25)으로는 실리콘 질화막, 텅스텐 질화막(WN), 탄탈륨 질화막(TaN) 등을 사용할 수 있고, 현재의 기술 수준을 고려할 때 실리콘 질화막을 사용하는 것이 바람직하다. 유전층(23),(27)은 예를 들어 플로린 실리케이트 글래스(Fluorine Silicate Glass: FSG), 메틸 실세스퀴옥세인(Methyl Silsesquioxane), 하이드로 실세스퀴옥세인(Hydro Silsesquioxane), 유기 물질, 폴리머 등의 유기물이나 무기물과 같은 다양한 물질로 구성될 수 있고, 화학 기상 증착 공정이나 스핀 증착 공정에 의해 적층될 수 있다.Referring to FIG. 2, first, a multilayer interlayer insulating film 20 is stacked on a semiconductor substrate, for example, a single crystal silicon substrate 10. In more detail, the diffusion barrier layer 21, such as the silicon nitride layer of the interlayer insulating layer 20, is laminated on the single crystal silicon substrate 10, and the low dielectric constant dielectric layer 23 is laminated on the diffusion barrier layer 21. And a etch stop layer 25 on the dielectric layer 23, a low dielectric constant layer 27 on the etch stop layer 25, and a hard mask such as a silicon oxynitride film on the dielectric layer 27. Layer 29 is laminated. Thus, the lamination of the interlayer insulating film 20 is completed. Next, a pattern of the photoresist film 50 having an etching mask layer, for example, a first opening 51 having a first width W10 is formed on the hard mask layer 29. Here, as the etch stop layer 25, a silicon nitride film, a tungsten nitride film (WN), a tantalum nitride film (TaN), or the like may be used. In consideration of the current technical level, it is preferable to use a silicon nitride film. The dielectric layers 23 and 27 may be formed of organic materials such as, for example, Flororine Silicate Glass (FSG), methyl silsesquioxane, hydro silsesquioxane, organic materials, and polymers. It may be composed of a variety of materials, such as inorganic or may be laminated by a chemical vapor deposition process or a spin deposition process.
한편, 기판(10)에는 도면에 도시하지 않았으나 기판의 액티브 영역을 구분하기 위한 아이솔레이션층, 상기 액티브 영역 상의 트랜지스터의 게이트 전극 및 소오스/드레인 및 커패시터 등이 미리 형성되어 있음은 자명한 사실이다.On the other hand, although not shown in the drawing, it is apparent that the substrate 10 is previously formed with an isolation layer for distinguishing an active region of the substrate, a gate electrode, a source / drain, a capacitor, and the like of the transistor on the active region.
도 3을 참조하면, 상기 감광막(50)의 패턴이 형성된 상태에서 상기 감광막(50)의 패턴을 식각 마스크층으로 이용하여 상기 하드 마스크층(29)을 건식 식각시키면서 상기 하드 마스크층(29)과 건식 식각용 식각 가스와의 반응 부산물인 폴리머층(60)을 상기 제 1 개구부(51)의 내측벽에 부착시킨다. 따라서, 상기 하드 마스크층(29)이 건식 식각된 후에는 상기 폴리머층(60)이 제 1 폭(W11)보다 작은 제 2 폭(W12)의 제 2 개구부(61)를 형성시킨다. 상기 제 2 개구부(61)의 제 2 폭(W12)은 기존의 장비로 형성 가능한 CD(Critical Dimension)보다 작게 형성될 수가 있다.Referring to FIG. 3, the hard mask layer 29 is dry-etched using the pattern of the photoresist film 50 as an etching mask layer while the pattern of the photoresist film 50 is formed. The polymer layer 60, which is a by-product of the reaction with the dry etching etching gas, is attached to the inner wall of the first opening 51. Therefore, after the hard mask layer 29 is dry etched, the polymer layer 60 forms a second opening 61 having a second width W12 smaller than the first width W11. The second width W12 of the second opening 61 may be smaller than the CD (Critical Dimension) that can be formed by existing equipment.
여기서, 상기 폴리머층(60)은 식각 챔버(도시 안됨)에서 NH3, Cl2, Ar 및 CH2F2가스에 의해 형성될 수 있다. 이때, 상기 NH3, Cl2, Ar 및 CH2F2가스를 각각 20~100 SCCM(Standard Cubic Centimeter Meter), 30~100 SCCM, 50~200 SCCM, 5~50 SCCM의 유량으로 상기 식각 챔버에 공급시키는 것이 바람직하다. 또한, 상기 식각 챔버의 소스 파워를 500~2000 와트(W), 바이어스 파워를 50~200 와트(W), 척 온도를 50~100℃로 각각 유지시켜주는 것이 바람직하다.Here, the polymer layer 60 may be formed by NH 3 , Cl 2 , Ar, and CH 2 F 2 gas in an etching chamber (not shown). At this time, the NH 3 , Cl 2 , Ar and CH 2 F 2 gas to the etching chamber at a flow rate of 20 to 100 SCCM (Standard Cubic Centimeter Meter), 30 to 100 SCCM, 50 to 200 SCCM, 5 to 50 SCCM, respectively It is preferable to supply. In addition, it is preferable to maintain the source power of the etching chamber 500 to 2000 watts (W), the bias power to 50 to 200 watts (W), and the chuck temperature at 50 to 100 ° C, respectively.
도 4를 참조하면, 상기 폴리머층(60)이 형성된 상태에서 상기 감광막(50)의 패턴과 상기 폴리머층(60)을 식각 마스크층으로 이용하여 상기 제 2 개구부(61)의 노출된 유전층(29)을 식각시킴으로써 그 아래의 식각 저지층(27)이 노출시킨다. 따라서, 제 2 폭(W12)의 제 1 식각홀(70)이 형성된다.Referring to FIG. 4, the exposed dielectric layer 29 of the second opening 61 is formed by using the pattern of the photoresist film 50 and the polymer layer 60 as an etch mask layer while the polymer layer 60 is formed. ) Is exposed by the etch stop layer 27 below it. Accordingly, the first etching hole 70 having the second width W12 is formed.
여기서, 상기 유전층(29)의 식각 정지는 통상적으로 레이저 간섭계(도시 안됨)에 의해 이루어진다. 상기 유전층(29)은 상기 식각 챔버에서 Ar 및 CF4가스에 의해 식각될 수 있다. 이때, Ar 및 CF4가스를 각각 140~200 SCCM, 60~100의 유량으로 공급시키는 것이 바람직하다. 또한, 상기 식각 챔버의 내부 압력을 100~150 mTorr, 고주파/저주파 파워를 600~1000 와트/0~20 와트로 유지시켜주는 것이 바람직하다.Here, the etch stop of the dielectric layer 29 is typically made by a laser interferometer (not shown). The dielectric layer 29 may be etched by Ar and CF 4 gas in the etching chamber. At this time, Ar and CF 4 gas is preferably supplied at a flow rate of 140 ~ 200 SCCM, 60 ~ 100, respectively. In addition, it is preferable to maintain the internal pressure of the etching chamber to 100 ~ 150 mTorr, high frequency / low frequency power to 600 ~ 1000 Watt / 0 ~ 20 Watt.
도 5를 참조하면, 상기 식각 저지층(27)이 노출된 상태에서 상기 식각 저지층(27)을 건식 식각시키면서 상기 식각 저지층(27)과 건식 식각용 식각 가스와의반응 부산물인 폴리머층(80)을 상기 제 1 식각홀(70)의 내측벽에 부착시킨다. 따라서, 상기 노출된 부분의 식각 저지층(27)이 건식 식각된 후에는 상기 폴리머층(80)이 제 2 폭(W12)보다 작은 제 3 폭(W13)의 제 3 개구부(35)를 형성시킨다. 상기 제 3 개구부(71)의 폭(W13)은 기존의 장비로 형성 가능한 CD보다 더욱 작게 형성될 수가 있다.Referring to FIG. 5, while the etch stop layer 27 is dry-etched while the etch stop layer 27 is exposed, a polymer layer 80 which is a reaction by-product of the etch stop layer 27 and an etching gas for dry etching ) Is attached to the inner wall of the first etching hole (70). Therefore, after the etch stop layer 27 of the exposed portion is dry etched, the polymer layer 80 forms a third opening 35 having a third width W13 smaller than the second width W12. . The width W13 of the third opening 71 may be formed smaller than that of a CD that can be formed by existing equipment.
도 6을 참조하면, 상기 폴리머층(80)이 형성된 상태에서 상기 감광막(50)의 패턴과 상기 폴리머층(80)을 식각 마스크층으로 이용하여 상기 제 3 개구부(71)의 노출된 유전층(23) 및 확산 방지층(21)을 식각시킴으로써 기판(10)의 일부분을 노출시킨다. 따라서, 제 3 폭(W13)의 제 2 식각홀(90)이 형성된다.Referring to FIG. 6, the exposed dielectric layer 23 of the third opening 71 using the pattern of the photoresist film 50 and the polymer layer 80 as an etch mask layer while the polymer layer 80 is formed. ) And a portion of the substrate 10 are exposed by etching the diffusion barrier layer 21. Accordingly, the second etching hole 90 having the third width W13 is formed.
여기서, 상기 확산 방지층(21)의 식각 정지는 통상적으로 레이저 간섭계(도시 안됨)에 의해 이루어진다. 상기 유전층(23) 및 확산 방지층(21)은 상기 식각 챔버에서 Ar 및 CF4가스에 의해 식각될 수 있다. 이때, Ar 및 CF4가스를 각각 140~200 SCCM, 60~100의 유량으로 공급시키는 것이 바람직하다. 또한, 상기 식각 챔버의 내부 압력을 100~150 mTorr, 고주파/저주파 파워를 600~1000 와트/0~20 와트로 유지시켜주는 것이 바람직하다.Here, the etch stop of the diffusion barrier layer 21 is typically made by a laser interferometer (not shown). The dielectric layer 23 and the diffusion barrier layer 21 may be etched by Ar and CF 4 gas in the etching chamber. At this time, Ar and CF 4 gas is preferably supplied at a flow rate of 140 ~ 200 SCCM, 60 ~ 100, respectively. In addition, it is preferable to maintain the internal pressure of the etching chamber to 100 ~ 150 mTorr, high frequency / low frequency power to 600 ~ 1000 Watt / 0 ~ 20 Watt.
도 7을 참조하면, 상기 제 2 식각홀(90)이 형성된 상태에서 상기 폴리머층(80) 및 감광막(50)의 패턴을 제거시킨다. 따라서, 최종적인 식각홀(100)이 상기 제 1 식각홀(70) 및 제 2 식각홀(90)로 구성된다.Referring to FIG. 7, the pattern of the polymer layer 80 and the photoresist film 50 is removed while the second etching hole 90 is formed. Therefore, the final etching hole 100 is composed of the first etching hole 70 and the second etching hole 90.
이후, 상기 식각홀(100)을 매울 수 있을 정도의 두꺼운 두께로 상기 층간 절연막(20) 상에 배선용 금속층, 예를 들어 구리층(140)을 적층시키고 나서 이를 화학 기계 연마 공정에 의해 연마시킴으로써 층간 절연막(20)에 평탄화시킨다. 따라서, 배선의 구리층(140)이 식각홀(100)에 존재하고 식각홀(100) 외측의 층간 절연막(20) 상에 잔존하지 않는다.Subsequently, a metal layer for wiring, for example, a copper layer 140 is laminated on the interlayer insulating film 20 to a thickness thick enough to fill the etching hole 100, and then polished by the chemical mechanical polishing process. The insulating film 20 is planarized. Therefore, the copper layer 140 of the wiring is present in the etching hole 100 and does not remain on the interlayer insulating film 20 outside the etching hole 100.
따라서, 본 발명은 고가의 장비를 추가로 구입하지 않고 기존의 장비를 그대로 사용하면서도 기존의 장비로는 구현하기 어려운 미세한 CD를 용이하게 형성시킬 수가 있다. 또한, 고가의 감광막을 구입하지 않고 기존의 감광막을 그대로 사용하면서도 미세한 CD를 용이하게 형성시킬 수가 있다. 그리고, 듀얼 다마신 공정에서의 미세 선폭의 배선을 형성시킬 수가 있다. 따라서, 본 발명은 미세 선폭의 배선을 용이하게 형성시킬 수가 있으므로 공정 신뢰성을 향상시킬 수 있고 나아가 반도체 소자의 집적도를 향상시킬 수가 있다. 또한, 고가의 장비 및 감광막의 구입에 따른 원가 상승을 전혀 일으키지 않으므로 반도체 소자의 제품 가격 경쟁력을 강화시킬 수 있다.Therefore, the present invention can easily form a fine CD that is difficult to implement with existing equipment while using existing equipment without additionally purchasing expensive equipment. In addition, it is possible to easily form a fine CD while using an existing photoresist film as it is without purchasing an expensive photoresist film. And the wiring of the fine line width in a dual damascene process can be formed. Therefore, the present invention can easily form a fine line width wiring, so that the process reliability can be improved, and furthermore, the degree of integration of the semiconductor element can be improved. In addition, cost increases due to the purchase of expensive equipment and photoresist film can enhance the product price competitiveness of the semiconductor device.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판 상에 다층의 층간 절연막을 적층시키고, 상기 층간 절연막 상에 제 1 개구부를 갖는 감광막의 패턴을 형성시키고, 상기 제 1 개구부의 측벽에 폴리머층을 부착시킴으로써 상기 제 1 개구부보다 작은 제 2 개구부를 형성시키고, 상기 폴리머층과 감광막의 패턴을 식각 마스크층으로 이용하여 상기 층간 절연막을 건식 식각시킴으로써 식각홀을 형성시키고, 상기 식각홀에 배선용 구리층을 매운다.As described above, in the method of manufacturing a semiconductor device according to the present invention, a multilayer interlayer insulating film is laminated on a semiconductor substrate, a pattern of a photosensitive film having a first opening is formed on the interlayer insulating film, and the Attaching a polymer layer to the sidewall to form a second opening smaller than the first opening, and forming an etching hole by dry etching the interlayer insulating layer using the pattern of the polymer layer and the photoresist layer as an etching mask layer, and forming the etching hole. The copper layer for wiring is filled.
따라서, 본 발명은 기존의 장비와 감광막으로는 구현하기 어려운 CD의 식각홀을 형성시킬 수가 있으므로 공정 신뢰성을 향상시킬 수 있고 나아가 반도체 소자의 집적도를 향상시킬 수가 있다. 또한, 반도체 소자의 제품 가격 경쟁력을 강화시킬 수가 있다.Therefore, the present invention can form an etching hole of a CD, which is difficult to implement with existing equipment and a photoresist film, thereby improving process reliability and further improving the integration degree of a semiconductor device. In addition, the price competitiveness of semiconductor devices can be enhanced.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
Claims (6)
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| KR1020020035685A KR20040000752A (en) | 2002-06-25 | 2002-06-25 | Method For Manufacturing Semiconductor Devices |
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-
2002
- 2002-06-25 KR KR1020020035685A patent/KR20040000752A/en not_active Application Discontinuation
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