KR200377978Y1 - JTAG connect device - Google Patents

Abstract

본 고안은 바운드리 스캔기능으로 사용되는 다수의 JTAG 디바이스들이 연결되는 제1 헤더와, 상기 JTAG 디바이스들중 CPLD 프로그램밍으로 JTAG방식을 사용하는 CPLD 디바이스에 연결되는 제2 헤더와, 상기 제2 헤더와 CPLD 디바이스사이에 설치되어 설정된 검사모드신호들을 스위칭하는 제1 스위치와, 상기 JTAG 디바이스들중 CPU 애뮬레이터용으로 JTAG방식을 사용하는 CPU 디바이스에 연결되는 제3 헤더와, 상기 제3 헤더와 CPU 디바이스사이에 설치되어 설정된 검사모드 신호들을 스위칭하는 제2 스위치와, 상기 JTAG 디바이스들로 클럭(TCK)과 모드신호(TMS)를 분주하여 공급하는 버퍼와, 상기 제1 및 제2 스위치의 선택단자(S)에 연결되어 검사모드를 설정하는 모드선택부로 이루어진 제이태그 연결장치를 제공한다.The present invention provides a first header connected to a plurality of JTAG devices used as a boundary scan function, a second header connected to a CPLD device using a JTAG method by CPLD programming among the JTAG devices, and the second header; A first switch for switching the test mode signals installed and set between the CPLD devices, a third header connected to a CPU device using the JTAG method for the CPU emulator among the JTAG devices, and between the third header and the CPU device. A second switch for switching the test mode signals installed and set in the first memory; a buffer for dividing and supplying a clock signal TK and a mode signal TMS to the JTAG devices; and a selection terminal S of the first and second switches. It is connected to the) provides a J-tag connection device consisting of a mode selection unit for setting the test mode.

상기와 같은 본 고안은 버퍼와 스위칭수단을 구비하여 특정검사에 따른 디바이스 분리없이 바운드리 스캔을 포함한 각종 JTAG검사를 수행하므로써, CPLD 프로그래밍이나 CPU 애뮬레이터 기능과 함께 바운드리 스캔도 JTAG방식으로 디바이스장치에서 실행할 수 있기 때문에 해당 디바이스에 테스트 포인트를 넣지않아도 되므로 그에 따라 PCB의 공간설계성을 상당히 향상시킨다.The present invention as described above has a buffer and a switching means to perform various JTAG checks including boundary scan without separation of the device according to a specific test, so that the boundary scan is also performed in the device apparatus with the CPLD programming or CPU emulator function. This eliminates the need for test points in the device, which significantly improves the space design of the PCB.

Description

제이태그 연결장치{JTAG connect device}JTAG connect device}

본 고안은 제이태그 연결장치에 관한 것으로, 특히 버퍼와 스위칭수단을 구비하여 특정검사에 따른 디바이스 분리없이 바운드리 스캔을 포함한 각종 JTAG검사를 수행하는 제이태그 연결장치에 관한것이다.ㅇThe present invention relates to a J tag connection device, and more particularly to a J tag connection device having a buffer and a switching means to perform various JTAG tests including a boundary scan without separation of devices according to a specific test.

일반적으로 산업사회가 발전함에 따라 일정지점에서 원하는 다른 지점으로 데이터를 보다 적절히 그리고 신속히 전송시키기 위한 정보통신시스템들이 널리 사용되고 있는데, 이러한 정보통신시스템들은 통상 지리적으로 분산되어 있는 동종간 또는 이기종간 통신기기나 정보기기를 연결하여 상호간에 자원의 공유와 통신을 가능하도록 네트워크로 연결되는 것이 대부분이다. 그리고, 상기와 같은 네트워크에는 전기신호로 변환된 정보를 상대방과 주고받기 위해 통상 교환기 혹은 전송시스템을 사용하게 된다. In general, as the industrial society develops, information communication systems are widely used to transfer data from one point to another desired more appropriately and quickly. Such communication systems are usually homogeneous or heterogeneous communication devices which are geographically dispersed. In most cases, information devices are connected to a network to enable sharing and communication of resources. In addition, in such a network, an exchange or a transmission system is usually used to exchange information converted into an electric signal with a counterpart.

특히, 상기와 같은 전송시스템에는 예컨대, 가입자와 가입자간의 호처리를 수행하는 채널카드나 혹은 이 다수개의 채널카드들을 제어하는 제어보드들을 각각의 래크(rack)의 형태로 구성하고 있는데, 이때, 상기 다수개의 채널카드나 혹은 제어보드상에 구비된 디바이스 예컨대, CPU나 혹은 FPGA들은 예컨대, JTAG(JOINT TEST ACCESS GROUP: 표준 1149.1-1990, IEEE Standard test access port and boundary-scan architecture)방식으로 데이터를 처리할 수도 있다. 그런데, 상기와 같은 JTAG방식을 사용하는 디바이스들은 통상 제품을 조립한 후 다양한 검사를 수행한다.In particular, such a transmission system includes, for example, a channel card for performing call processing between a subscriber and a subscriber or control boards controlling the plurality of channel cards in the form of respective racks. Devices on multiple channel cards or control boards, such as CPUs or FPGAs, process data in, for example, a JINT (JOINT TEST ACCESS GROUP) standard 1149.1-1990, IEEE Standard test access port and boundary-scan architecture. You may. However, devices using the JTAG method as described above typically perform various inspections after assembling the product.

그러면, 상기와 같은 종래 JTAG방식으로 시험하는 디바이스장치들을 도 1의 (a-c)을 참고로 살펴보면, 먼저, 바운드리 스캔(Boundary scan)를 위한 JTAG 장비(70) 혹은 CPLD(Complex programming logic device)를 위한 장비(71) 혹은 애뮬레이터(72)를 연결하기위한 접속핀이 구비된 헤더(73)와, 상기 헤더(73)를 통해 입력되는 제어신호나 시스템클럭에 동기되어 JTAG방식으로 데이터를 처리하는 디바이스들(74A-E)을 포함한다. Then, referring to FIG. 1 (ac) of the device devices tested in the conventional JTAG method as described above, first, the JTAG device 70 or CPLD (Complex programming logic device) for the boundary scan (Boundary scan) And a device for processing data in a JTAG manner in synchronization with a control signal or a system clock input through the header 73 and a connection pin for connecting the equipment 71 or the emulator 72 (74A-E).

여기서, 상기 디바이스들(74A-E)을 제조시 테스트를 위한 테스트 포인트(TEST POINT)가 적절한 위치에 설치되게된다.       Here, a test point for testing the devices 74A-E is installed at an appropriate location.

한편, 상기와 같은 종래 JTAG방식의 디바이스장치의 시험방법을 살펴보면, 먼저, 바운드리 스캔검사(디바이스 조립후 정상대로 조립되었는지의 검사)를 수행하기를 원할 경우 헤더(73)상에 바운드리 스캔검사를 위한 JTAG 장비(70)를 접속하고 JTAG 장비(70)에서 테스트신호를 헤더(73)를 경유하여 디바이스(74A-C)로 송출한다. 그러면, 상기 디바이스(74A-C)는 헤더(73)를 통해 입력된 테스트신호를 JTAG방식으로 처리하여 헤더(73)의 TDO단을 통해 JTAG 장비(70)로 전송시킨다. 이때, 상기 JTAG 장비(70)는 상기 디바이스들(74A-C)을 통해 회수된 테스트신호를 확인하여 그 결과를 외부로 송출하므로써 바운드리 스캔검사를 종료시킨다.On the other hand, looking at the test method of the conventional JTAG-type device device as described above, first, if you want to perform the boundy scan test (check whether the device is assembled normally after the device assembly) boundley scan test on the header 73 The JTAG device 70 for connection is connected and the test signal is transmitted from the JTAG device 70 to the devices 74A-C via the header 73. Then, the device 74A-C processes the test signal input through the header 73 by the JTAG method and transmits the test signal to the JTAG device 70 through the TDO terminal of the header 73. At this time, the JTAG device 70 checks the test signal recovered through the devices 74A-C and transmits the result to the outside to end the boundary scan test.

또한, 상기 JTAG 방식의 디바이스에 CPLD 프로그래밍을 할 경우 CPLD 프로그램 대상 디바이스(74D)의 헤더(73)에 CPLD 프로그래밍 장비(71)를 연결한 다음 CPLD 프로그램을 실행한다. When CPLD programming is performed on the JTAG device, the CPLD programming device 71 is connected to the header 73 of the CPLD program target device 74D, and then the CPLD program is executed.

그리고, 상기 JTAG 방식의 디바이스에 애뮬레이션을 실행할 경우 애뮬레이션 대상 디바이스(74E)의 헤더(73)에 애뮬레이터(72)를 연결한 다음 애뮬레이터기능을 실행시킨다.When emulation is performed on the JTAG-type device, the emulator 72 is connected to the header 73 of the emulation target device 74E, and then the emulator function is executed.

그러나, 상기와 같은 종래 JTAG방식의 디바이스장치의 시험방법은 CPLD 프로그램이나 CPU 애뮬레이터 기능 혹은 바운드리 스캔을 실행할 때 각각의 디바이스들을 모두 분리한 다음 개별적으로 진행해야 하기 때문에 각각의 디바이스에 따른 검사를 위해 상당한 시간을 할당해야 하므로 그에 따라 검사의 신속성을 상당히 저하시켰으며, 또한, 상기 CPU 애뮬레이터나 혹은 CPLD 장비가 연결된 디바이스에 대해서는 공유하여 바운드리 스캔을 할 수가 없으므로 그에 따라 바운드리 스캔검사의 정확성이 상당히 저하된다는 문제점이 있었다.However, the test method of the conventional JTAG-type device apparatus as described above is required to separate each device and then proceed separately when executing CPLD program or CPU emulator function or boundary scan. Since the time required for allocating a considerable amount of time, the speed of the test is significantly reduced. Also, since the CPU emulator or the device connected to the CPLD device cannot be shared, the boundary scan can not be performed. There was a problem of deterioration.

이에 본 고안은 상기와 같은 종래 제반 문제점을 해결하기 위해 고안된 것으로, CPLD 프로그래밍이나 CPU 애뮬레이터 기능과 함께 바운드리 스캔도 JTAG방식으로 디바이스장치에서 실행할 수 있기 때문에 해당 디바이스에 테스트 포인트를 넣지않아도 되므로 그에 따라 PCB의 공간설계성을 상당히 향상시키는 제이태그 연결장치를 제공함에 그 목적이 있다.Therefore, the present invention is designed to solve the above-mentioned problems, and since the boundary scan can be executed in the JTAG method together with the CPLD programming or the CPU emulator function, it is not necessary to put the test point in the corresponding device. The purpose is to provide a J-tag connector that significantly improves the space design of the PCB.

본 고안의 다른 목적은 각각의 디바이스를 분리할 필요없이 CPLD 프로그래밍이나 CPU 애뮬레이터 기능과 함께 바운드리 스캔도 실행할 수 있으므로 그에 따라 JTAG검사의 신속성도 상당히 향상되는 제이태그 연결장치를 제공하는데 있다.       Another object of the present invention is to provide a J-tag connection device that can perform a boundary scan along with CPLD programming or CPU emulator functions without having to separate each device, thereby significantly improving the speed of JTAG checking.

상기와 같은 목적을 달성하기 위한 본 고안은 바운드리 스캔기능으로 사용되는 다수의 JTAG 디바이스들이 연결되는 제1 헤더와, 상기 JTAG 디바이스들중 CPLD 프로그램밍으로 JTAG방식을 사용하는 CPLD 디바이스에 연결되는 제2 헤더와, 상기 제2 헤더와 CPLD 디바이스사이에 설치되어 설정된 검사모드신호들을 스위칭하는 제1 스위치와, 상기 JTAG 디바이스들중 CPU 애뮬레이터용으로 JTAG방식을 사용하는 CPU 디바이스에 연결되는 제3 헤더와, 상기 제3 헤더와 CPU 디바이스사이에 설치되어 설정된 검사모드 신호들을 스위칭하는 제2 스위치와, 상기 JTAG 디바이스들로 클럭(TCK)과 모드신호(TMS)를 분주하여 공급하는 버퍼와, 상기 제1 및 제2 스위치의 선택단자(S)에 연결되어 검사모드를 설정하는 모드선택부로 이루어진 제이태그 연결장치를 제공한다.The present invention for achieving the above object is a first header to which a plurality of JTAG devices used as a boundary scan function is connected, and a second of the JTAG devices connected to a CPLD device using a JTAG method by CPLD programming A header, a first switch installed between the second header and the CPLD device for switching test mode signals, a third header connected to a CPU device using a JTAG method for a CPU emulator among the JTAG devices, A second switch provided between the third header and the CPU device to switch the test mode signals, a buffer for dividing and supplying a clock TCK and a mode signal TMS to the JTAG devices; It provides a J-tag connecting device consisting of a mode selection unit connected to the selection terminal (S) of the second switch to set the test mode.

이하, 본 고안을 첨부된 예시도면에 의거 상세히 설명한다.Hereinafter, the present invention will be described in detail based on the accompanying drawings.

본 고안 장치는 도 2에 도시된 바와같이 바운드리 스캔기능으로 사용되는 다수의 JTAG 디바이스(1A-E)들이 연결되는 제1 헤더(2)와, 상기 JTAG 디바이스들(1A-E)중 CPLD 프로그램밍으로 JTAG방식을 사용하는 CPLD 디바이스(1A-E)에 연결되는 제2 헤더(3)와, 상기 제2 헤더(3)와 CPLD 디바이스(1D)사이에 설치되어 설정된 검사모드 예컨대, CPLD 프로그래밍 신호들을 스위칭하는 제1 스위치(4)와, 상기 JTAG 디바이스들(1A-E)중 CPU 애뮬레이터용으로 JTAG방식을 사용하는 CPU 디바이스(1E)에 연결되는 제3 헤더(5)와, 상기 제3 헤더(5)와 CPU 디바이스(1A-E)사이에 설치되어 설정된 검사모드 즉, CPU 애뮬레이터기능 신호들을 스위칭하는 제2 스위치(6)와, 상기 JTAG 디바이스들(1A-E)로 클럭(TCK)과 모드신호(TMS)를 분주하여 공급하는 버퍼(7)와, 상기 제1 및 제2 스위치(6)의 선택단자(S)에 연결되어 검사모드를 설정하는 모드선택부(8)로 이루어진다. The apparatus of the present invention has a first header 2 to which a plurality of JTAG devices 1A-E used as a boundary scan function are connected as shown in FIG. 2, and CPLD programming of the JTAG devices 1A-E. The test mode, for example, CPLD programming signals installed between the second header 3 connected to the CPLD device 1A-E using the JTAG method and between the second header 3 and the CPLD device 1D A third header 5 connected to the first switch 4 for switching, a CPU device 1E using the JTAG method for a CPU emulator among the JTAG devices 1A-E, and the third header ( 5) and a second test switch 6 for switching the CPU emulator function signals, which are set and installed between the CPU devices 1A-E, and a clock TCK and a mode to the JTAG devices 1A-E. A buffer 7 for dividing and supplying a signal TMS and a selection terminal S of the first and second switches 6 It comprises a mode selection unit (8) for setting a test mode.

그리고, 상기 모드선택부(8)의 일측에는 바이어스전압(VCC)가 연결되고, 또다른 일측에는 접지단이 연결된다.A bias voltage VCC is connected to one side of the mode selector 8, and a ground terminal is connected to the other side of the mode selector 8.

여기서, 상기 모드선택부(8)를 선택신호를 인가할 수 있는 반도체 스위치로 대체하여 사용할 수도 있다. The mode selector 8 may be replaced with a semiconductor switch capable of applying a selection signal.

ㅇ 다음에는 상기와 같은 구성으로된 본고안 장치의 작용, 효과를 설명한다.ㅇ Next, the operation and effects of the present device having the above configuration will be described.

먼저, 전송시스템이나 교환기시스템에 장착되는 JTAG 보드나 디바이스의 조립이 완료될 경우 각종 검사 예컨대, 바운드리 스캔검사, 혹은 CPLD 프로그래밍, CPU 애뮬레이터기능 등을 수행한다. 이때, 상기 JTAG 디바이스들(1A-E)을 본 고안 장치(9)에 연결시킨다. 즉, 상기 바운드리 스캔기능으로 사용되는 다수의 JTAG 디바이스(1A-E)들의 제1 헤더(2)에는 바운드리 스캔검사를 위한 JTAG 장비(10)가 연결되고, 상기 CPLD 디바이스(1D)의 제2 헤더(3)에는 제1 스위치(4)를 경유하여 CPLD 프로그래밍 장비(11)를 연결하며, 상기 CPU 디바이스(1E)의 제3 헤더(5)에는 제2 스위치(6)를 경유하여 애뮬레이터(12)를 연결시킨다. 그리고, 상기와 같이 연결시킨 후에, 본 고안장치(9)의 버퍼(7)를 통해 클럭과 모드설정신호를 분주하여 상기 각각의 JTAG 디바이스들(1A-C)과 제1 스위치(4) 및 제2 스위치(6)로 공급시킨다.First, when the assembly of the JTAG board or device mounted in the transmission system or the exchange system is completed, various inspections such as boundary scan inspection, CPLD programming, CPU emulator functions, and the like are performed. At this time, the JTAG devices 1A-E are connected to the inventive device 9. That is, the JTAG device 10 for the boundary scan check is connected to the first header 2 of the plurality of JTAG devices 1A-E used as the boundary scan function, and the first part of the CPLD device 1D is connected. The CPLD programming equipment 11 is connected to the second header 3 via the first switch 4, and the emulator (3) is connected to the third header 5 of the CPU device 1E via the second switch 6. 12). After the connection as described above, the clock and the mode setting signal are divided through the buffer 7 of the device 9 of the present invention, and the respective JTAG devices 1A-C, the first switch 4 and the first switch are divided. 2 to the switch (6).

여기서, 만약, 본 고안장치를 사용하여 바운드리 스캔만을 할 경우 즉, 제품 조립이 정상적으로 실행되었는 지를 검사 할 경우에는 모드선택부(8)을 오픈시킨다. 그러면, 상기 제1 스위치(4)와 제2 스위치(6)의 선택단자(S)에 모드선택부(8)로부터 "하이신호"가 인가되므로 상기 제1 스위치(4)와 제2 스위치(6)는 내부적으로 각 핀들을 JTAG Chanin에 연결시킨다. 그리고, 상기 제1 헤더(2)에 연결된 JTAG 장비(10)에서 바운드리 스캔을 위한 테스트신호를 인가할 경우 이 테스트신호는 다수의 JTAG 디바이스들(1A-C)과 CPLD 디바이스(1D) 및 CPU 디바이스(1E)에 의해 JTAG방식으로 처리된 다음 다시 JTAG 장비(10)로 회수된다. 그러면, 상기 JTAG 장비(10)의 관리자는 그 회수된 값을 통해 바운드리 스캔결과를 처리한다.Here, the mode selection unit 8 is opened when only the boundary scan is performed by using the apparatus of the present invention, that is, whether the assembly of the product is normally performed. Then, since the "high signal" is applied from the mode selection unit 8 to the selection terminal S of the first switch 4 and the second switch 6, the first switch 4 and the second switch 6 ) Internally connects each pin to the JTAG Chanin. In addition, when the JTAG device 10 connected to the first header 2 applies a test signal for the boundary scan, the test signal includes a plurality of JTAG devices 1A-C, a CPLD device 1D, and a CPU. It is processed by the device 1E in the JTAG manner and then returned to the JTAG device 10. Then, the manager of the JTAG device 10 processes the boundary scan result through the retrieved value.

반면에 상기 과정에서, 만약, 관리자가 CPLD 프로그래밍 혹은 애뮬레이터 기능을 수행하기를 원할 경우 상기 모드선택부(8)에 션트(SHUNT)를 꽂으면 된다. 그러면, 상기 제1 스위치(4)와 제2 스위치(6)의 선택단자(S)에는 모드선택부(8)로부터 "로우신호"가 인가되므로 상기 제1 스위치(4)와 제2 스위치(6)는 내부적으로 각 핀들을 JTAG Chanin으로 분리시킨다. On the other hand, in the above process, if the administrator wants to perform the CPLD programming or the emulator function, the shunt SHUNT is inserted into the mode selector 8. Then, since the "low signal" is applied from the mode selection unit 8 to the selection terminal S of the first switch 4 and the second switch 6, the first switch 4 and the second switch 6 ) Internally separates each pin into a JTAG Chanin.

즉, 상기와 같은 모드선택부(8)에 션트가 꽂혀지면, 다수의 JTAG 디바이스(1A-C)와, CPLD 디바이스(1D), CPU 디바이스(1E)가 제1 및 제2 스위치(6)에 의해 각기 별개로 분리 스위칭된다.That is, when the shunt is inserted into the mode selection unit 8 as described above, the plurality of JTAG devices 1A-C, the CPLD device 1D, and the CPU device 1E are connected to the first and second switches 6. By switching separately.

따라서, 상기 관리자는 자신이 원하는 시험 예컨대, CPLD 프로그램밍을 하기를 원할 경우 상기 제2 헤더(3)에 연결된 CPLD 프로그래밍 장비(11)를 통해 제1 스위치(4)를 경유하여 CPLD 디바이스(1D)에 JTAG방식으로 프로그래밍을 실행시킨다. 반면에, 상기 과정중에 관리자가 CPU 애뮬레이터기능을 실행하기를 원할 경우 상기 제3 헤더(5)에 연결된 애뮬레이터(12)를 통해 제2 스위치(6)를 경유하여 CPU 디바이스(1E)에 JTAG방식으로 애뮬레이팅신호를 인가하고 그 결과를 확인하면 된다.Thus, the manager may, if he wishes to perform a desired test, for example CPLD programming, to the CPLD device 1D via the first switch 4 via the CPLD programming equipment 11 connected to the second header 3. Execute programming by JTAG method. On the other hand, if the administrator wants to execute the CPU emulator function during the process, the CPU device 1E is connected to the CPU device 1E via the emulator 12 connected to the third header 5 in a JTAG manner. Apply the emulating signal and check the result.

이상 설명에서와 같이 본 고안은 버퍼와 스위칭수단을 구비하여 특정검사에 따른 디바이스 분리없이 바운드리 스캔을 포함한 각종 JTAG검사를 수행하므로써, CPLD 프로그래밍이나 CPU 애뮬레이터 기능과 함께 바운드리 스캔도 JTAG방식으로 디바이스장치에서 실행할 수 있기 때문에 해당 디바이스에 테스트 포인트를 넣지않아도 되므로 그에 따라 PCB의 공간설계성을 상당히 향상시키는 장점을 가지고 있다.As described above, the present invention is equipped with a buffer and a switching means to perform various JTAG checks including boundary scan without separating the device according to a specific test, so that the boundary scan is also performed in a JTAG method with CPLD programming or CPU emulator function. Because it can run on the device, it is not necessary to put test points on the device, which has the advantage of significantly improving the space design of the PCB.

또한, 본고안에 의하면, 각각의 디바이스를 분리할 필요없이 CPLD 프로그래밍이나 CPU 애뮬레이터 기능과 함께 바운드리 스캔도 실행할 수 있으므로 그에 따라 JTAG검사의 신속성도 상당히 향상시키는 효과도 있다.     In addition, according to this paper, the boundary scan can be executed together with the CPLD programming or CPU emulator functions without having to separate each device, which greatly improves the speed of JTAG inspection.

도 1의 (a)는 종래 JTAG 디바이스의 바운드리 스캔검사방법을 설명하는 설명도.       1 (a) is an explanatory diagram for explaining a boundary scan inspection method of a conventional JTAG device.

(b)는 종래 JTAG 디바이스의 CPLD 프로그래밍 방법을 설명하는 설명도.(b) is explanatory drawing explaining the CPLD programming method of the conventional JTAG device.

(c)는 종래 JTAG 디바이스의 CPU 애뮬레이팅 방법을 설명하는 설명도.               (c) is explanatory drawing explaining the CPU emulating method of the conventional JTAG device.

도 2는 본 고안의 제이태그 연결장치를 설명하는 설명도.       2 is an explanatory diagram illustrating a j-tag connecting device of the present invention.

<부호의 상세한 설명><Detailed Description of Codes>

1A-E: JTAG 디바이스 2 : 제1 헤더1A-E: JTAG device 2: first header

3 : 제2 헤더 4 : 제1 스위치3: second header 4: first switch

5 : 제3 헤더 6 : 제2 스위치5: third header 6: second switch

7 : 버퍼 8 : 모드선택부7: Buffer 8: Mode selector

9 : 제이태그 연결장치 10 : JTAG 장비9: J tag connection device 10: JTAG equipment

11: CPLD 프로그래밍 장비 12: 애뮬레이터11: CPLD programming equipment 12: emulator

Claims (2)

바운드리 스캔기능으로 사용되는 다수의 JTAG 디바이스들이 연결되는 제1 헤더와, 상기 JTAG 디바이스들중 CPLD 프로그램밍으로 JTAG방식을 사용하는 CPLD 디바이스에 연결되는 제2 헤더와, 상기 제2 헤더와 CPLD 디바이스사이에 설치되어 설정된 검사모드신호들을 스위칭하는 제1 스위치와, 상기 JTAG 디바이스들중 CPU 애뮬레이터용으로 JTAG방식을 사용하는 CPU 디바이스에 연결되는 제3 헤더와, 상기 제3 헤더와 CPU 디바이스사이에 설치되어 설정된 검사모드 신호들을 스위칭하는 제2 스위치와, 상기 JTAG 디바이스들로 클럭(TCK)과 모드신호(TMS)를 분주하여 공급하는 버퍼와, 상기 제1 및 제2 스위치의 선택단자(S)에 연결되어 검사모드를 설정하는 모드선택부로 이루어진 것을 특징으로 하는 제이태그 연결장치.A first header connected to a plurality of JTAG devices used as a boundary scan function, a second header connected to a CPLD device using a JTAG method by CPLD programming among the JTAG devices, and between the second header and the CPLD device A first switch for switching the check mode signals installed and set in the first switch; a third header connected to a CPU device using the JTAG method for the CPU emulator among the JTAG devices; and between the third header and the CPU device. A second switch for switching the set test mode signals, a buffer for dividing and supplying a clock TCK and a mode signal TMS to the JTAG devices, and a selection terminal S of the first and second switches. J-tag connecting device, characterized in that consisting of a mode selection unit for setting the inspection mode. 제1항에 있어서, 상기 모드선택부는 반도체 스위치인 것을 특징으로 하는 제이태그 연결장치.The J-tag connecting device according to claim 1, wherein the mode selector is a semiconductor switch.