KR200348747Y1 - Circuit for masking data of sdram - Google Patents
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Abstract
원하는 어드레스를 마스킹 하기에 알맞은 에스디램의 데이터 마스킹회로를 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 본 고안 에스디램의 데이터 마스킹 회로는 외부로 부터 입력된 데이터 마스킹 신호와 복수개의 제어신호를 조합해서 내부 데이터 마스킹신호를 출력하는 데이터 마스킹 제어회로부, 상기 내부 데이터 마스킹신호와 외부로 부터 입력된 복수개의 어드레스신호를 조합하여 원하는 입/출력단을 마스킹하기 위한 입/출력 데이타 마스킹제어신호를 출력하는 데이터 마스킹 조합회로부와, 상기 입/출력 데이터 마스킹제어회로를 받아서 해당 입/출력 데이터를 마스킹하는 입/출력 제어회로부로 구성됨을 특징으로 한다.In order to provide a data masking circuit of the SDRAM suitable for masking a desired address, the data masking circuit of the inventive SDRAM for achieving the above-mentioned purpose is to provide a data masking signal and a plurality of control signals input from the outside. A data masking control circuit unit for outputting an internal data masking signal in combination, and outputting an input / output data masking control signal for masking a desired input / output terminal by combining the internal data masking signal and a plurality of address signals input from the outside; And a data masking combination circuit unit and an input / output control circuit unit which receives the input / output data masking control circuit and masks the input / output data.
Description
본 고안은 데이터 마스킹회로에 대한 것으로, 특히 에스디램의 데이터 마스킹 회로에 관한 것이다.The present invention relates to a data masking circuit, and more particularly, to a data masking circuit of an SDRAM.
첨부 도면을 참조하여 종래 에스디램의 데이터 마스킹 회로에 대하여 설명하면 다음과 같다.A data masking circuit of a conventional SDRAM will be described with reference to the accompanying drawings.
도 1은 종래 에스디램의 데이터 마스킹 회로를 나타낸 블록구성도이고, 도 2는 리드동작시 도 1의 출력파형도이다.1 is a block diagram illustrating a data masking circuit of a conventional SDRAM, and FIG. 2 is an output waveform diagram of FIG. 1 during a read operation.
종래 에스디램의 데이터 마스킹 회로는 도 1에 도시한 바와 같이 외부 패드(PAD)로 부터 들어오는 신호인 DQM 및 기타 제어신호(클럭신호(CLK), 클럭인에이블신호(CKE), /CS, 로우 어드레스 스토브(/RAS), 칼럼 어드레스 스토브(/CAS), 워드라인 인에이블신호(/WE))의 조합에 의해 입/출력 신호인 I/O의 데이터를 마스킹하는 내부신호인 IDQM을 발생시키는 데이터 마스킹 제어회로부(11)와, 입/출력을 제어하는데 필요한 신호를 발생시키며 특히, DQM의 상태에 따라서 데이터를 마스킹하여 리드동작시에는 외부로 데이터를 출력시키지 않고, 라이트동작시에는 입력된 데이터를 저장하지 못하도록 하는 입/출력 제어회로부(12)로 구성된다.As shown in FIG. 1, the conventional data masking circuit of the SDRAM includes DQM and other control signals (clock signal CLK, clock enable signal CKE, / CS, and row address) that are signals from the external pad PAD. Data masking that generates IDQM, an internal signal that masks data of I / O, which is an input / output signal, by a combination of stove (/ RAS), column address stove (/ CAS), and word line enable signal (/ WE) The control circuit unit 11 generates a signal necessary to control input / output, and in particular, masks data according to the state of the DQM so that data is not output to the external device during the read operation, and the input data is stored during the write operation. It consists of an input / output control circuit unit 12 to prevent.
상기와 같은 구성을 갖는 종래 에스디램의 데이터 마스킹 회로의 동작을 설명하면 다음과 같다.The operation of the data masking circuit of the conventional SDRAM having the above configuration will be described below.
우선 종래 에스디램은 클럭 레이터스(Raters)가 2이고 즉, 2클럭 뒤부터 입/출력 데이터가 동작하고, 또한 한 번에 4개의 클럭을 제어할 때를 예로 설명한다.First of all, a conventional SDRAM has a clock ratio of 2, i.e., when input / output data operates after 2 clocks, and also controls four clocks at once.
에스디램은 외부 클럭신호에 동기되어 동작하며 도 1과 도 2에서와 같이 외부 제어신호의 신호조합에 의해서 받아들어진 액티브신호(ACTV)와 리드동작신호(READ)에 의해 내부 동작이 이루어진다.The SDRAM operates in synchronization with an external clock signal, and internal operation is performed by the active signal ACTV and the read operation signal READ, which are received by the signal combination of the external control signal as shown in FIGS. 1 and 2.
먼저 리드시에 입/출력 제어회로부(12)로 데이터의 마스킹 없이 정상적인 데이터가 출력될 때에 대하여 설명하면 다음과 같다.First, when normal data is output to the input / output control circuit unit 12 without masking data at the time of reading, the following description will be given.
도 1과 도 2에 도시한 바와 같이 액티브신호가 들어오고 이후에 리드동작신호가 들어온 후 데이터 마스킹 신호(DQM)가 로우(low)이면 데이터 마스킹 제어회로부(11)를 통해서 IDQM도 로우(low)를 출력한다. 이에 따라서 외부 어드레스신호가 '하이'인지 '로우'인지에 상관없이 입/출력 제어회로부(12)로 정상적으로 데이터를 출력한다.As shown in FIGS. 1 and 2, when the data masking signal DQM is low after the active signal is input and the read operation signal is input thereafter, the IDQM is also low through the data masking control circuit 11. Outputs Accordingly, data is normally output to the input / output control circuit unit 12 regardless of whether the external address signal is 'high' or 'low'.
다음에 리드동작시에 데이터 마스킹 신호가 하이(high)를 나타낼 때 원하는 어드레스를 마스킹하는 동작에 대하여 설명한다.Next, an operation of masking a desired address when the data masking signal is high during the read operation will be described.
도 1과 도 2에 도시한 바와 같이 액티브신호가 들어오고 이후에 리드동작신호가 들어온 후 데이터 마스킹 신호(DQM)가 하이(high)가 되면 데이터 마스킹 제어회로부(11)를 통해서 IDQM이 하이(high)를 출력한다.As shown in FIGS. 1 and 2, when the data masking signal DQM becomes high after the active signal comes in and the read operation signal comes in, the IDQM becomes high through the data masking control circuit 11. )
이와 같이 IDQM이 하이(high)를 출력할 때 IDQM이 하이(High)가 들어온 시점부터 2 클럭뒤의 데이터는 마스킹되어 외부로 출력되지 못한다.As such, when IDQM outputs high, data two clocks later from the time when IDQM enters High is masked and cannot be output to the outside.
종래에는 상기에서와 같이 4개의 클럭 단위로 제어할 때 4개의 어드레스중 하나의 어드레스에 해당하는 데이터만을 마스킹할 수 있다.Conventionally, when controlling in units of four clocks as described above, only data corresponding to one of four addresses may be masked.
상기에 설명한 바와 같이 리드동작뿐만 아니라 라이트동작시에도 상기와 같은 방법으로 마스킹된 어드레스에 해당하는 입/출력만을 입력시킬 수 있다.As described above, not only the read operation but also the write operation may input only the input / output corresponding to the masked address.
상기와 같이 종래 에스디램의 데이터 마스킹회로는 다음과 같은 문제가 있다.As described above, the conventional data masking circuit of the SDRAM has the following problems.
n개의 클럭 단위로 제어할 때에 n개의 어드레스 중 하나의 어드레스에 해당하는 데이터만을 마스킹할 수 있다. 따라서 차후에 원하는 어드레스를 마스킹하기가 어렵다.When controlling in units of n clocks, only data corresponding to one of the n addresses may be masked. Therefore, it is difficult to mask the desired address later.
본 고안은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 원하는 어드레스를 마스킹 하기에 알맞은 에스디램의 데이터 마스킹회로를 제공하는 데 그 목적이 있다.The present invention has been made to solve the above problems, and in particular, it is an object of the present invention to provide a data masking circuit of SDRAM suitable for masking a desired address.
도 1은 종래 에스디램의 데이터 마스킹 회로를 나타낸 블록구성도1 is a block diagram showing a data masking circuit of a conventional SDRAM
도 2는 리드동작시 도 1의 출력파형도2 is an output waveform diagram of FIG. 1 during a read operation.
도 3은 본 고안 에스디램의 데이터 마스킹 회로를 나타낸 블록구성도3 is a block diagram showing a data masking circuit of the inventive SDRAM
도 4는 도 3의 데이터 마스킹 조합회로의 상세회로도4 is a detailed circuit diagram of the data masking combination circuit of FIG. 3.
도 5는 리드동작시 도 3의 출력파형도5 is an output waveform diagram of FIG. 3 during a read operation.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21: 데이터 마스킹 제어회로부 22: 데이터 마스킹 조합회로부21: data masking control circuit portion 22: data masking combination circuit portion
23: 입/출력 제어회로부23: input / output control circuit
상기와 같은 목적을 달성하기 위한 본 고안 에스디램의 데이터 마스킹 회로는 외부로 부터 입력된 데이터 마스킹 신호와 복수개의 제어신호를 조합해서 내부 데이터 마스킹신호를 출력하는 데이터 마스킹 제어회로부, 상기 내부 데이터 마스킹신호와 외부로 부터 입력된 복수개의 어드레스신호를 조합하여 원하는 입/출력단을 마스킹하기 위한 입/출력 데이타 마스킹제어신호를 출력하는 데이터 마스킹 조합회로부와, 상기 입/출력 데이터 마스킹제어회로를 받아서 해당 입/출력 데이터를 마스킹하는 입/출력 제어회로부로 구성됨을 특징으로 한다.The data masking circuit of the present invention to achieve the above object is a data masking control circuit unit for outputting an internal data masking signal by combining a data masking signal and a plurality of control signals input from the outside, the internal data masking signal And a data masking combination circuit unit for outputting an input / output data masking control signal for masking a desired input / output terminal by combining a plurality of address signals inputted from and externally, and receiving the input / output data masking control circuit. And an input / output control circuit unit for masking output data.
첨부 도면을 참조하여 본 고안 에스디램의 데이터 마스킹 회로에 대하여 설명하면 다음과 같다.Referring to the accompanying drawings, the data masking circuit of the inventive inventive DRAM will be described.
도 3은 본 고안 에스디램의 데이터 마스킹 회로를 나타낸 블록구성도이고, 도 4는 도 3의 데이터 마스킹 조합회로의 상세회로도이며, 도 5는 리드동작시 도 3의 출력파형도이다.FIG. 3 is a block diagram illustrating a data masking circuit of the inventive SDRAM, FIG. 4 is a detailed circuit diagram of the data masking combination circuit of FIG. 3, and FIG. 5 is an output waveform diagram of FIG. 3 during a read operation.
본 고안 에스디램의 데이터 마스킹 회로는 도 3에 도시한 바와 같이 외부 패드(pad)로 부터 들어오는 데이터 마스킹 신호(DQM) 및 기타 복수개의 제어신호(클럭신호(CLK), 클럭인에이블신호(CKE), /CS, 로우 어드레스 스토브(/RAS), 칼럼 어드레스 스토브(/CAS), 워드라인 인에이블신호(/WE))를 조합하여 입/출력 신호인 I/O 데이터를 마스킹하기 위한 내부 데이터 마스킹신호(IDQM)를 발생시키는 데이터 마스킹 제어회로부(21)와, 외부 패드(pad)에서 입력되는 A0∼An신호와 조합하여 원하는 입/출력 데이타를 마스킹하기 위한 입/출력 마스킹 제어신호(IDQM0∼IDQMn)를 출력하는 데이터 마스킹 조합회로부(22)와, 입/출력을 제어하는데 필요한 신호를 발생시키며, 입/출력 마스킹 제어신호(IDQM0∼IDQMn)에 따라서 리드동작시에는 외부로 데이터를 출력시키지 않으며 라이트동작시에는 입력된 데이터를 저장하지 못하도록 하는 입/출력 제어회로부(23)로 구성되었다.As shown in FIG. 3, the data masking circuit of the inventive SDRAM includes a data masking signal DQM and a plurality of control signals (clock signal CLK and clock enable signal CKE) coming from an external pad. , / CS, row address stove (/ RAS), column address stove (/ CAS), word line enable signal (/ WE)), and an internal data masking signal for masking I / O data as input / output signals. Input / output masking control signal (IDQM 0) for masking desired input / output data in combination with the data masking control circuit unit 21 for generating (IDQM) and the A 0 to A n signals input from an external pad . and a data masking combination circuit 22 for outputting a ~IDQM n), input / output to control and generate the necessary signals, the input / output data to the outside at the time of reading operation according to the masking control signal (0 IDQM ~IDQM n) Will not output When the operation consisted of the input / output control circuit section 23 to avoid having to store the input data.
상기와 같은 구성을 갖는 본 고안 에스디램의 데이터 마스킹 회로의 동작을 설명하면 다음과 같다.The operation of the data masking circuit of the inventive SDRAM having the above configuration will be described below.
우선 본 고안의 에스디램은 클럭 레이터스(Raters)가 2이고 즉, 2클럭 뒤부터 입/출력 데이터가 동작하고, 한 번에 4개의 클럭을 제어할 때를 예를 들어 설명한다.First of all, the SDRAM of the present invention has a clock ratio of 2, that is, the input / output data operates after 2 clocks, and an example will be described when controlling 4 clocks at a time.
에스디램은 외부 클럭신호에 동기되어 동작하며 도 3과 도 4에서와 같이 외부 제어신호의 신호조합에 의해서 받아들어진 액티브신호(ACTV)와 리드동작신호(READ)에 의해 내부 동작이 이루어진다.The SDRAM operates in synchronization with an external clock signal, and internal operation is performed by the active signal ACTV and the read operation signal READ, which are received by the signal combination of the external control signal as shown in FIGS. 3 and 4.
먼저 리드시에 입/출력 제어회로부(23)로 데이터의 마스킹 없이 정상적인 데이터가 출력될 때에 대하여 설명하면 다음과 같다.First, when normal data is output to the input / output control circuit unit 23 without masking data at the time of reading, the following description will be given.
도 3과 도 5에 도시한 바와 같이 액티브신호가 들어오고 이후에 리드동작신호가 들어온 후 데이터 마스킹 신호(DQM)가 로우(low)이면 데이터 마스킹 제어회로부(21)를 통해서 IDQM도 로우(low)를 출력한다. 이에 따라서 외부 어드레스신호가 '하이'인지 '로우'인지에 상관없이 입/출력 제어회로부(23)로 정상적으로 데이터를 출력한다.As shown in FIGS. 3 and 5, when the data masking signal DQM is low after the active signal is input and the read operation signal is thereafter, the IDQM is also low through the data masking control circuit 21. Outputs Accordingly, data is normally output to the input / output control circuit unit 23 regardless of whether the external address signal is 'high' or 'low'.
다음에 리드동작시에 데이터 마스킹 신호가 하이(high)를 나타낼 때 외부로 부터 입력되는 어드레스의 상태에 따라서 원하는 어드레스를 출력하거나, 마스킹하는 동작에 대하여 설명한다.Next, an operation of outputting or masking a desired address in accordance with the state of an address input from the outside when the data masking signal is high during a read operation will be described.
도 3 내지 도 5에 도시한 바와 같이 액티브신호가 들어오고 이후에 리드동작신호가 들어온 후 데이터 마스킹 신호(DQM)가 하이(high)가 되면 데이터 마스킹 제어회로부(21)를 통해서 IDQM이 하이(high)를 출력한다.As shown in FIGS. 3 to 5, when the data masking signal DQM becomes high after the active signal comes in and after the read operation signal comes in, the IDQM becomes high through the data masking control circuit 21. )
이와 같이 IDQM이 하이(high)를 출력할 때 외부 어드레스(Ai)가 로우(low) 상태이면 데이터 마스킹 조합회로부(22)의 낸드게이트와 인버터를 통하여 IDQMi로 로우(low) 데이터가 출력되고, 이에 따라서 리드동작시에서 어드레스에 저장되어 있는 데이터를 출력하게 된다. 이때 2클럭 뒤부터 입/출력 데이터가 동작하고, 한 번에 4개의 클럭을 제어하므로, 리드동작이 시작된 후 2 클럭 뒤에 입/출력단(I/Oi)으로 4클럭의 데이터가 정상적으로 출력된다.As such, if the external address Ai is low when the IDQM outputs high, low data is output to IDQMi through the NAND gate and the inverter of the data masking combination circuit unit 22. Therefore, data stored in the address is output during the read operation. At this time, the input / output data is operated from two clocks later, and four clocks are controlled at one time. Therefore, four clocks of data are normally output to the input / output terminal I / Oi two clocks after the read operation is started.
이때 데이터 마스킹 조합회로부(22)로 들어오는 어드레스는 IDQM이 하이(high)일 때에만 마스킹 동작을 제어하므로 IDQM이 로우(low)일 때는 어드레스가 로우(low)이든 하이(high)이든 입/출력 제어회로부(23)의 입/출력단을 마스킹 하는 것과는 상관없다.At this time, the address entering the data masking combination circuit unit 22 controls the masking operation only when the IDQM is high. Therefore, when the IDQM is low, the input / output control whether the address is low or high. It does not matter to mask the input / output terminals of the circuit section 23.
다음에 도 3내지 도 5에 도시한 바와 같이 액티브신호가 들어오고 이후에 리드동작신호가 들어온 후 데이터 마스킹 신호(DQM)가 하이(high)가 되면 데이터 마스킹 제어회로부(21)를 통해서 IDQM이 하이(high)를 출력한다.Next, as shown in FIGS. 3 to 5, when the data masking signal DQM becomes high after the active signal comes in and after the read operation signal comes in, the IDQM goes high through the data masking control circuit 21. Output high.
IDQM이 하이(high)를 출력할 때 외부 어드레스(Aj)가 하이(high)상태이면 데이터 마스킹 조합회로부(22)의 낸드게이트와 인버터를 통하여 IDQMj로 하이(high) 데이터가 출력되고, IDQMj가 하이(High)가 들어온 시점부터 2 클럭뒤의 데이터가 마스킹되어 외부로 출력되지 못한다.When the IDQM outputs high, if the external address Aj is high, high data is output to IDQMj through the NAND gate and the inverter of the data masking combination circuit unit 22, and the IDQMj is high. The data after 2 clocks is masked from the point where (High) comes in and cannot be output to the outside.
상기와 같이 4개의 클럭단위로 제어할 때도 DQM이 '하이'일 때, 외부 어드레스를 '하이'로 입력하여서 각각의 입/출력단을 따로 마스킹 할 수 있다.When the DQM is 'high' even when controlling by four clock units as described above, each input / output terminal may be separately masked by inputting an external address as 'high'.
상기에 설명한 바와 같이 리드동작뿐만 아니라 라이트동작시에도 상기와 같은 방법으로 원하는 입/출력만을 입력시킬 수 있다.As described above, not only the read operation but also the write operation can input only desired input / output in the same manner as described above.
상기와 같은 본 고안 에스디램의 데이터 마스킹 회로는 다음과 같은 효과가 있다.The data masking circuit of the inventive SDRAM as described above has the following effects.
리드동작시에 원하는 어드레스에 해당하는 입/출력을 마스킹할 수 있으므로 불필요한 입/출력동작에 의한 전류의 증가 및 노이즈를 방지할 수 있다.Since the input / output corresponding to the desired address can be masked during the read operation, an increase in current and noise caused by unnecessary input / output operations can be prevented.
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| KR100927404B1 (en) * | 2008-02-29 | 2009-11-19 | 주식회사 하이닉스반도체 | Lead Mask Test Circuit and Control Method |
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- 1998-11-17 KR KR2019980022419U patent/KR200348747Y1/en not_active IP Right Cessation
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| KR100927405B1 (en) | 2008-02-29 | 2009-11-19 | 주식회사 하이닉스반도체 | Lead Mask Test Circuit and Control Method |
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