KR200309903Y1 - Universal asynchronous transceiver - Google Patents
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Abstract
본 고안은 범용 비동기 송수신기에 관한 것으로, 종래의 기술에 있어서 마스터 모드에서 최대 4워드(word) 데이터의 버스트 전송(burst transmission)을 지원하기 위해서 범용 비동기 송수신기(Universal Asynchronous Receiver Transmitter: UART) 내의 송수신 선입선출과 중복되게 추가적인 16바이트의 송수신 버퍼가 사용됨으로써, 게이트의 수가 많아지므로 레이아웃 면적이 넓어져 전력소모가 심해지고, 또한 상기 데이터 전송시 발생되는 지연에 의해 상기 시스템의 성능이 저하되는 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 32비트 메모리 버스에 대한 마스터 오퍼레이션(operation)을 지원하기 위하여 마스터 모드 송수신 버퍼와 제어부를 포함한 송수신 선입선출을 사용하여 16바이트 송수신 버퍼의 중복사용을 방지하여 데이터의 처리시간이 감소하고, 레이아웃 면적 및 전력소모를 최소화하는 효과가 있다. 또한, 마스터 제어부에서 송수신 선입선출을 직접 제어할 수 있으므로, 버스 제어 인터페이스의 통신규약(protocol)에 따라 마스터 오퍼레이션에 대한 제어를 수월하게 수행하는 효과가 있다.The present invention relates to a general-purpose asynchronous transceiver, in the prior art in the master mode to support the burst transmission of up to 4 words (burst transmission) of data (Universal Asynchronous Receiver Transmitter (UART) first in the transmission and reception The additional 16-byte transmit / receive buffer is used in duplicate with the election, which increases the number of gates, increases the layout area, increases the power consumption, and reduces the performance of the system due to the delay in transmitting the data. . Accordingly, the present invention has been devised to solve the above-mentioned conventional problems. In order to support master operation for a 32-bit memory bus, the present invention uses 16-byte transmission / reception using a master mode transmit / receive buffer and a control unit. By preventing duplication of transmission / reception buffers, data processing time is reduced, and layout area and power consumption are minimized. In addition, since the master controller can directly control transmission and reception, first-in, first-out, there is an effect of easily controlling the master operation according to the communication protocol of the bus control interface.
Description
본 고안은 범용 비동기 송수신기에 관한 것으로, 특히 32비트 메모리 버스에 대한 범용 비동기 송수신기(Universal Asynchronous Receiver Transmitter: UART)에 있어서 마스터 모드 송수신 버퍼와 제어부를 포함한 송수신 선입선출(First In First Out : FIFO)을 구비하여 마스터 모드시 32비트 메모리 버스의 데이터를 8비트의 데이터로 변환하여 출력하는 상기 송수신 선입선출을 통해 외부 인터페이스와 입출력하도록 한 범용 비동기 송수신기에 관한 것이다.The present invention relates to a general-purpose asynchronous transceiver, and in particular, a first-in-first-out (FIFO) including a master mode transmit / receive buffer and a control unit in a universal asynchronous receiver (UART) for a 32-bit memory bus. The present invention relates to a general-purpose asynchronous transceiver for inputting and outputting to and from an external interface through the first-in, first-out transmission and reception for converting data of a 32-bit memory bus into 8-bit data in a master mode.
도 1은 종래의 범용 비동기식 송수신기의 구성을 보인 블록도로서, 이에 도시된 바와 같이 제어신호에 의해 외부 인터페이스로 부터 씨리얼 데이터(serial data)(SD0∼SD7)를 입력받는 수신 레지스터(10)와; 제어신호에 의해 외부 인터페이스로 씨리얼 데이터(SD0∼SD7)를 출력하는 송신 레지스터(20)와; 제어신호(CTR3)에 의해 버스의 패러럴 데이터(parallel data)(PD0∼PD31)를 입력받아 씨리얼 데이터(SD0∼SD7)로 변환하여 상기 송신 레지스터(20)로 출력하거나 상기 수신 레지스터(10)의 씨리얼 데이터(SD0∼SD7)를 입력받아 패러럴 데이터(PD0∼PD31)로 변환하여 상기 버스로 출력하는 송수신 선입선출(30)과; 중앙처리장치(미도시)로부터 제어신호(CTR1)를 입력받아 슬레이브(slave) 모드시 상기 송수신 선입선출(30) 및 송수신 레지스터(10),(20)를 제어하는 제어부(40)와; 마스터(master) 모드시 버스 인터페이스 신호(BIS)를 통해 송수신을 제어하기 위한 제어신호(CTR2)를 출력하는 마스터 제어부(50)와; 상기 마스터 제어부(50)의 제어신호(CTR2)를 입력받아 상기 송수신 선입선출(30)의 송수신을 제어하는 송수신 버퍼 제어부(60)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명하면 다음과 같다.1 is a block diagram showing the configuration of a conventional general purpose asynchronous transceiver, and as shown therein, a receiving register 10 for receiving serial data SD0 to SD7 from an external interface by a control signal; A transmission register 20 which outputs serial data SD0 to SD7 to an external interface by a control signal; The parallel data PD0 to PD31 of the bus are received by the control signal CTR3 and converted into serial data SD0 to SD7 for output to the transmit register 20 or the serial of the receive register 10. Transmission and reception first-in-first-out (30) for receiving data (SD0 to SD7) and converting them into parallel data (PD0 to PD31) and outputting them to the bus; A control unit 40 receiving a control signal CTR1 from a central processing unit (not shown) and controlling the transmission / reception first-in-first-out (30) and the transmission / reception registers (10) and (20) in the slave mode; A master controller 50 for outputting a control signal CTR2 for controlling transmission and reception via a bus interface signal BIS in a master mode; It consists of a transmission and reception buffer control unit 60 for receiving the control signal (CTR2) of the master control unit 50 to control the transmission and reception of the first-in, first-out, first-out 30, described in detail the operation process according to the prior art As follows.
우선, 일반적인 범용 비동기 송수신기는 8비트 데이터 버스를 갖고 있으며, 직접 메모리 접근 방식의 신호처리를 위하여 두 핀을 통해 각각 16 바이트의 내부 송수신 선입선출(30)의 상태에 대한 정보가 제한적으로 제공된다.First, a general-purpose general purpose asynchronous transceiver has an 8-bit data bus, and for the signal processing of the direct memory approach, limited information on the status of the internal transmit / receive first-in-first-out 30 of 16 bytes is provided through two pins.
따라서, 슬레이브 모드시 중앙 처리 장치로부터 제어 신호(CTR1)를 입력받은 제어부(40)는 그 제어신호(CTR1)에 따라 상기 송수신 선입선출(30)로 버스의 패러럴 데이터(PD0∼PD31)를 입력받아 이를 씨리얼 데이터(SD0∼SD7)로 변환하여 송신 레지스터(20)를 통해 외부 인터페이스로 출력하고, 또한 외부 인터페이스의 씨리얼 데이터(SD0∼SD7)를 수신 레지스터(10)를 통해 상기 송수신 선입선출(30)로 입력받아 이를 패러럴 데이터(PD0∼PD31)로 변환하여 버스로 출력시킨다.Accordingly, the controller 40 which receives the control signal CTR1 from the central processing unit in the slave mode receives the parallel data PD0 to PD31 of the bus to the first-in / first-out 30 according to the control signal CTR1. This data is converted into serial data SD0 to SD7 and output to the external interface through the transmission register 20, and the serial data SD0 to SD7 of the external interface are received through the reception register 10. After inputting the data into the parallel data (PD0 to PD31) to output to the bus.
여기서, 마스터 제어부(50)는 상기 마스터 모드시 상기 송수신을 제어하기 위한 제어신호(CTR2)를 송수신 버퍼 제어부(60)로 출력하게 되며, 상기 송수신 버퍼 제어부(60)는 그 신호에 따라 상기 송수신 선입선출(30)의 송수신을 제어하게 된다.Here, the master controller 50 outputs a control signal CTR2 for controlling the transmission / reception to the transmission / reception buffer control unit 60 in the master mode, and the transmission / reception buffer control unit 60 receives the transmission / reception based on the signal. The transmission and reception of the election 30 is controlled.
즉, 상기 마스터 제어부(50)는 버스와의 인터페이스 신호(BIS)를 통해 마스터 동작에 대한 전반적인 제어를 수행하므로, 상기 마스터 동작을 위한 상기 송수신 버퍼 제어부(60)는 상기 송수신 선입선출(30)을 통해 상기 외부 인터페이스의 8비트 씨리얼 데이터(SD0∼SD7)와 상기 버스의 32비트 패러럴 데이터(PD0∼PD31)간의 변환을 수행하게 된다.That is, since the master controller 50 performs overall control of the master operation through an interface signal (BIS) with the bus, the transmission / reception buffer control unit 60 for the master operation receives the first-in, first-out (30). The 8-bit serial data SD0 to SD7 of the external interface and the 32-bit parallel data PD0 to PD31 of the bus are converted.
따라서, 16 바이트 이상의 버스를 갖는 시스템에서 마스터 모드 동작을 수행하기 위해서 상기 송수신 선입선출(30)을 제어하기 위한 추가적인 송수신 버퍼 제어부(60)가 필요하게 된다.Therefore, in order to perform a master mode operation in a system having a bus of 16 bytes or more, an additional transmit / receive buffer controller 60 for controlling the transmit / receive first-in-first-out 30 is required.
상기와 같이 종래의 기술에 있어서 마스터 모드에서 최대 4워드(word) 데이터의 버스트 전송(burst transmission)을 지원하기 위해서 범용 비동기 송수신기내의 송수신 선입선출과 중복되게 추가적인 16바이트의 송수신 버퍼가 사용됨으로써, 게이트의 수가 많아지므로 레이아웃 면적이 넓어져 전력소모가 심해지고, 또한 상기 데이터 전송시 발생되는 지연에 의해 상기 시스템의 성능이 저하되는 문제점이 있었다.As described above, an additional 16-byte transmit / receive buffer is used to overlap burst first-in, first-out in a general-purpose asynchronous transceiver to support burst transmission of up to 4 word data in the master mode. Since the number of N is increased, the layout area is enlarged, the power consumption is increased, and the performance of the system is degraded due to the delay caused during the data transmission.
따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 마스터 모드 수행시 송수신 버퍼와 제어부를 포함한 송수신 선입선출을 구비하여 마스터 모드시 32비트 메모리 버스의 데이터를 8비트의 데이터로 변환하여 출력하는 상기 송수신 선입선출을 통해 외부 인터페이스와 입출력하도록 한 범용 비동기 송수신기를 제공함에 목적이 있다.Accordingly, the present invention has been devised to solve the above-described problems, and includes a transmit / receive first-in-first-out including a transmit / receive buffer and a controller when performing master mode, and converts data of a 32-bit memory bus into 8-bit data in master mode. An object of the present invention is to provide a general purpose asynchronous transceiver for inputting and outputting an external interface through first transmission and reception.
도 1은 종래의 범용 비동기 송수신기의 구성을 보인 블록도.1 is a block diagram showing the configuration of a conventional general purpose asynchronous transceiver.
도 2는 본 고안 범용 비동기 송수신기의 구성을 보인 블록도.Figure 2 is a block diagram showing the configuration of the subject invention universal asynchronous transceiver.
도 3은 도 2에서 수신시 송수신 선입선출의 입출력을 보인 블록도.FIG. 3 is a block diagram illustrating input and output of first-in, first-out and first-in-first-out reception in FIG.
도 4는 도 2에서 송신시 송수신 선입선출의 입출력을 보인 블록도.Figure 4 is a block diagram showing the input and output of the first-in, first-out for transmission and reception in Figure 2;
도 5는 도 2에서 마스터 제어부의 입출력을 보인 블록도.FIG. 5 is a block diagram illustrating input and output of a master controller in FIG. 2. FIG.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 수신 레지스터 20 : 송신레지스터10: Receive register 20: Transmit register
40 : 제어부 50 : 마스터 제어부40: control unit 50: master control unit
100 : 송수신 선입선출100: first in, first out
상기와 같은 목적을 달성하기 위한 본 고안의 구성은 제어신호에 의해 외부 인터페이스로 부터 씨리얼 데이터를 입력받는 수신 레지스터와; 제어신호에 의해 외부 인터페이스로 씨리얼 데이터를 출력하는 송신 레지스터와; 제어신호에 의해 버스의 패러럴 데이터를 입력받아 씨리얼 데이터로 변환하여 상기 송신 레지스터로 출력하거나 상기 수신 레지스터의 씨리얼 데이터를 입력받아 패러럴 데이터로 변환하여 상기 버스로 출력하는 송수신 선입선출과; 중앙처리장치로부터 제어신호를 입력받아 슬레이브 모드시 상기 송수신 선입선출 및 송수신 레지스터를 제어하는 제어부와; 버스 인터페이스 신호를 통해 마스터 모드시 상기 송수신 선입선출을 제어하기 위한 제어신호를 출력하는 마스터 제어부로 구성하여 된 것을 특징으로 한다.The configuration of the present invention for achieving the above object comprises a receiving register for receiving serial data from an external interface by a control signal; A transmission register for outputting serial data to an external interface by a control signal; A first-in first-out transmission / reception for receiving parallel data of a bus by a control signal and converting the serial data into serial data and outputting the serial data of the receiving register to parallel data by converting the serial data of the receiving register into the parallel data; A control unit which receives a control signal from a central processing unit and controls the transmission / reception, first-in, first-out and transmission / reception registers in slave mode; Characterized in that the master control unit for outputting a control signal for controlling the first-in, first-out, first-in, first-out in the master mode via a bus interface signal.
이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.
도 2는 본 고안 범용 비동기 송수신기의 구성을 보인 블록도로서, 이에 도시된 바와 같이 제어신호에 의해 외부 인터페이스로 부터 씨리얼 데이터(serial data)(SD0∼SD7)를 입력받는 수신 레지스터(10)와; 제어신호에 의해 외부 인터페이스로 씨리얼 데이터(SD0∼SD7)를 출력하는 송신 레지스터(20)와; 제어신호(CTR2)(CTR3)에 의해 버스의 패러럴 데이터(parallel data)(PD0∼PD31)를 입력받아 씨리얼 데이터(SD0∼SD7)로 변환하여 상기 송신 레지스터(20)로 출력하거나 상기 수신 레지스터(10)의 씨리얼 데이터(SD0∼SD7)를 입력받아 패러럴 데이터(PD0∼PD31)로 변환하여 상기 버스로 출력하는 송수신 선입선출(100)과; 중앙처리장치(미도시)로부터 제어신호(CTR1)를 입력받아 슬레이브(slave) 모드시 상기 송수신 선입선출(100) 및 송수신 레지스터(10),(20)를 제어하는 제어부(40)와; 버스 인터페이스 신호(BIS)를 통해 마스터 모드시 상기 송수신 선입선출(100)을 제어하기 위한 제어신호(CTR3)를 출력하는 마스터 제어부(50)로 구성하며, 이와 같이 구성한 본 고안에 따른 동작과정을 첨부한 도 3 내지 도 5를 참조하여 상세히 설명하면 다음과 같다.FIG. 2 is a block diagram showing the construction of the general-purpose asynchronous transceiver of the present invention. As shown therein, a receiving register 10 receives serial data SD0 to SD7 from an external interface by a control signal; A transmission register 20 which outputs serial data SD0 to SD7 to an external interface by a control signal; Control signals CTR2 and CTR3 receive parallel data PD0 to PD31 of the bus and convert the data into serial data SD0 to SD7 to output to the transmit register 20 or to the receive register 10. Transmit / receive first-in-first-out (100) for receiving serial data (SD0 to SD7) of the first and second data and converting the parallel data (PD0 to PD31) to the bus; A control unit 40 receiving a control signal CTR1 from a central processing unit (not shown) and controlling the transmission / reception first-in-first-out (100) and transmission / reception registers (10) and (20) in the slave mode; It comprises a master control unit 50 for outputting a control signal (CTR3) for controlling the first-in, first-out (100) in the master mode through a bus interface signal (BIS), attached to the operation process according to the present invention When described in detail with reference to Figures 3 to 5 as follows.
우선, 마스터 인에이블 신호(ME)가 1인 경우, 즉 마스터 모드에서 수신시 송수신 선입선출(100)은 도 3과 같이 수신 레지스터(10)로부터 입력받은 준비된 데이터(RRD)를 입력받고, 이때, 상기 마스터 제어부(50)는 도 5와 같이 상기 송수신 선입선출(100)로부터 버스로 출력되지 않은 데이터의 수(RFDN)를 입력받아 이에 따른 수신 출력 신호(RWE)를 출력한다.First, when the master enable signal ME is 1, that is, when receiving in the master mode, the first-in-first-out transmission / reception 100 receives the prepared data RRD received from the reception register 10 as shown in FIG. As illustrated in FIG. 5, the master controller 50 receives the number RFDN of data not output to the bus from the first-in, first-out, first-out 100, and outputs the received output signal RWE.
따라서, 상기 마스터 제어부(50)의 수신 출력 신호(RWE)에 따라 상기 송수신 선입선출(100)은 8비트씩 입력받은 데이터(RRD)를 32비트의 패러럴 데이터(RWD)로 변환하여 버스로 출력한다.Therefore, according to the reception output signal RWE of the master controller 50, the first-in-first-out transmission / reception 100 converts the data RD received by 8 bits into 32-bit parallel data RWD and outputs it to the bus. .
또한, 마찬가지로 마스터 인에이블 신호(ME)가 1인 경우, 즉 마스터 모드에서 송신시 송수신 선입선출(100)은 도 4와 같이 버스로부터 32비트의 패러럴 데이터(XWD)를 입력받고, 이때, 상기 마스터 제어부(50)는 상기 송수신 선입선출(100)로부터 송신 레지스터(20)로 출력되지 않은 데이터의 수(XFDN)를 입력받아 이에 따른 송신 출력 신호(XWE)를 출력한다.Similarly, when the master enable signal ME is 1, that is, when transmitting and receiving in the master mode, the first-in, first-out 100 receives 32-bit parallel data XWD from the bus as shown in FIG. The controller 50 receives the number XFDN of the data not output from the transmission / reception first-in-first-out 100 to the transmission register 20 and outputs a transmission output signal XWE according thereto.
따라서, 상기 송신 출력 신호(XWE)에 따라 상기 송수신 선입선출(100)은 입력받은 32비트의 패러럴 데이터(XWD)를 8비트의 씨리얼 데이터(XRD)로 변환하여 차례로 송신 레지스터(20)로 출력한다.Accordingly, in response to the transmission output signal XWE, the transmission / reception first-in-first-out 100 converts the received 32-bit parallel data XWD into 8-bit serial data XRD and sequentially outputs them to the transmission register 20. .
상기 마스터 제어부(50)는 도 5와 같이 송수신 선입선출(100)의 크기가 각각 16비트이므로, 버스와 인터페이스의 통신규약(protocol)에 따라 최대 4 워드의 데이터에 대한 버스터 전송을 제어한다.As shown in FIG. 5, the master control unit 50 controls the buster transmission for data of up to 4 words according to the protocol of the bus and the interface since the sizes of the transmission / reception first-in-first-out 100 are 16 bits.
즉, 상기 송수신 선입선출(100)은 출력되지 않은 유효한 데이터 수(RFDN)(XFDN)를 상기 마스터 제어부(50)로 출력하므로, 상기 마스터 제어부(50)는 각각 송수신 선입선출(100)에 송신 출력 신호(XWE)와 수신 출력 신호(RWE)를 출력한다.That is, since the transmission / reception first-in-first-out 100 outputs a valid number of data (RFDN) (XFDN) that is not output to the master control unit 50, the master control unit 50 transmits to the transmission / reception first-in-first-out 100 respectively. The signal XWE and the reception output signal RWE are output.
따라서, 수신 선입선출 데이터와 송신 선입선출 데이터는 각각 상기 마스터 제어부(50)에서 선입선출의 쓰기 포인터와 읽기 포인터의 차에 의해 결정되며, 마스터 모드 동작시 유효한 수신 출력 신호(RWE)와 송신 출력 신호(XWE)가 발생할 때마다 각각 4바이트씩 감소하거나 증가한다.Therefore, the reception first-in first-out data and the transmission first-in first-out data are respectively determined by the difference between the write pointer and the read pointer of the first-in first-out in the master control unit 50, and are valid in the master mode operation. Each time (XWE) occurs, it decreases or increases by 4 bytes each.
반면에, 마스터 모드가 아닌 슬레이브 모드인 경우, 상기 송수신 선입선출(100)은 도 1에 도시한 송수신 선입선출과 동일하게 중앙 처리 장치(미도시)에 의해 제어신호(CTR1)를 받아 동작한다.On the other hand, in the slave mode other than the master mode, the first-in, first-out first-in-first-out 100 receives the control signal CTR1 by a central processing unit (not shown) in the same manner as the first-in, first-out first-in first-out shown in FIG.
상기에서 상세히 설명한 바와 같이, 본 고안은 32비트 메모리 버스에 대한 마스터 오퍼레이션(operation)을 지원하기 위하여 마스터 모드 송수신 버퍼와 제어부를 포함한 송수신 선입선출을 사용하여 16바이트 송수신 버퍼의 중복사용을 방지하여 데이터의 처리시간이 감소하고, 레이아웃 면적 및 전력소모를 최소화하는 효과가 있다.As described in detail above, the present invention prevents duplication of a 16-byte transmit / receive buffer by using transmit / receive first-in / first-out including a master mode transmit / receive buffer and a control unit to support master operation on a 32-bit memory bus. Processing time is reduced, and layout area and power consumption are minimized.
또한, 마스터 제어부에서 송수신 선입선출을 직접 제어할 수 있으므로, 버스 제어 인터페이스의 통신규약에 따라 마스터 오퍼레이션에 대한 제어를 수월하게 수행하는 효과가 있다.In addition, since the master control unit can directly control transmission and reception, first-in, first-out, there is an effect of easily controlling the master operation according to the communication protocol of the bus control interface.
Claims (2)
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Families Citing this family (1)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| LAPS | Lapse due to unpaid annual fee |