KR20030095630A - Method Of Forming Silicon Dioxide With Superior Gap-Filling Characteristics - Google Patents

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KR20030095630A
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백은경
윤경중
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Abstract

PURPOSE: A method for forming a silicon oxide layer having excellent burial characteristics is provided to be capable of easily controlling etching speed and securing the thickness uniformity of the silicon oxide layer. CONSTITUTION: After preparing a semiconductor substrate having a gap region, the gap region formed semiconductor substrate is loaded into a chamber(40,50). A silicon oxide layer is formed in the gap region by flowing process gas containing silane gas and H2O2 gas into the semiconductor substrate loaded chamber(70). The flowed process gas is then exhausted from the chamber(80). Preferably, a liquid phase silicon compound is formed by carrying out the silicon oxide layer forming process. Preferably, a cooling process is carried out in the chamber before flowing the process gas(60).

Description

매립 특성이 우수한 실리콘 산화물 형성 방법{Method Of Forming Silicon Dioxide With Superior Gap-Filling Characteristics}Method of Forming Silicon Dioxide With Superior Gap-Filling Characteristics}

본 발명은 반도체 장치에 사용될 수 있는 물질의 형성 방법에 관한 것으로서, 특히 매립 특성이 우수한 실리콘 산화물의 형성 방법에 관한 것이다.The present invention relates to a method for forming a material that can be used in a semiconductor device, and more particularly to a method for forming a silicon oxide excellent in buried properties.

실리콘 산화물은 반도체장치의 도전 패턴들을 전기적으로 분리시키는 절연막으로 널리 사용되는 물질이다. 예를 들면, 상기 실리콘 산화물은 반도체 장치의 소자분리막, 게이트 패턴들 사이의 절연막, 배선들 사이의 층간절연막 등으로 사용된다. 한편, 반도체장치의 고집적화에 따라, 상기 소자분리막에 의해 채워지는 트렌치는 그 깊이에서는 크게 변하지 않지만 그 폭은 급격하게 감소하는 추세이다. 이에 따라, 상기 트렌치의 종횡비 역시 급격하게 증가하는 추세이다.Silicon oxide is a material widely used as an insulating film for electrically separating conductive patterns of semiconductor devices. For example, the silicon oxide is used as a device isolation film, an insulating film between gate patterns, an interlayer insulating film between wirings, and the like of a semiconductor device. On the other hand, with the high integration of semiconductor devices, the trenches filled by the device isolation films do not change significantly at their depths, but their widths decrease rapidly. Accordingly, the aspect ratio of the trench also increases rapidly.

상기 종횡비의 증가 추세는, 반도체 장치의 고집적화에 따른 결과이기 때문에 동일한 이유에서, 상기 게이트 패턴 및 상기 배선 사이에 개재되는 갭영역의 경우에서도 동일한 양상을 나타낸다.The increase in the aspect ratio is a result of the high integration of the semiconductor device, and for the same reason, the same aspect also occurs in the case of a gap region interposed between the gate pattern and the wiring.

그런데, 도전 패턴들(게이트 패턴들 또는 배선들) 사이의 갭영역 또는 상기 트렌치의 종횡비가 증가할 경우, 이를 절연막으로 매립하는 공정이 어려워지는 문제점이 있다. 이처럼 큰 종횡비를 갖는 갭 영역을 매립하기 위해 현재 사용되는 기술은 크게 두가지로 구분할 수 있다.However, when the gap area between the conductive patterns (gate patterns or wirings) or the aspect ratio of the trench increases, the process of filling it with an insulating layer becomes difficult. The techniques currently used to fill such gap areas with large aspect ratios can be broadly divided into two types.

그 한가지는 고밀도 플라즈마 화학기상증착 (high density plasma chemical vapor deposition, HDP CVD) 기술을 사용하여 상기 실리콘 산화물을 형성하는 방법이다. 하지만, 상기 HDP CVD 기술 역시 소정의 크기 이상의 종횡비를 갖는 갭영역은 매립할 수 없는 기술적 한계를 갖는다. 또한, 상기 HDP CVD 기술은 증착 단계와 플라즈마를 사용한 식각 단계를 반복적으로 실시하는 방법이기 때문에, 상기 플라즈마에 의해 식각 손상이 발생하는 문제점을 갖는다.One is the method of forming the silicon oxide using high density plasma chemical vapor deposition (HDP CVD) technology. However, the HDP CVD technique also has a technical limitation that a gap region having an aspect ratio of a predetermined size or more cannot be filled. In addition, since the HDP CVD technique is a method of repeatedly performing the deposition step and the etching step using the plasma, there is a problem that the etching damage occurs by the plasma.

또 한가지 방법은 SOG 기술을 사용하여 실리콘 산화물을 형성하는 방법이다. 하지만 알려진 것처럼, 상기 SOG 기술에 따라 형성된 실리콘 산화물은 치밀하지 못하기 때문에, 식각 속도가 불균일하면서 또한 과도하게 빠른 문제점이 있다. 이에 따라, 상기 SOG 기술은 형성하는 물질막의 두께를 엄밀하게 조절하는 것이 어려운 문제점을 아울러 갖는다.Another method is to form silicon oxide using SOG technology. However, as is known, since the silicon oxide formed according to the SOG technique is not dense, there is a problem that the etching rate is uneven and excessively fast. Accordingly, the SOG technology has a problem that it is difficult to strictly control the thickness of the material film to be formed.

본 발명이 이루고자 하는 기술적 과제는 매립 특성이 우수한 실리콘 산화물을 형성하는 방법을 제공하는데 있다.An object of the present invention is to provide a method for forming a silicon oxide excellent in buried properties.

본 발명이 이루고자 하는 다른 기술적 과제는 식각 속도를 조절하는 것이 용이한 실리콘 산화물을 형성하는 방법을 제공하는데 있다.Another technical problem to be achieved by the present invention is to provide a method for forming a silicon oxide easy to control the etching rate.

본 발명이 이루고자 하는 또다른 기술적 과제는 균일한 두께로 실리콘 산화물을 형성할 수 있는 방법을 제공하는데 있다.Another object of the present invention is to provide a method for forming silicon oxide with a uniform thickness.

도 1a 내지 도 2c는 본 발명에 따른 실리콘 산화물의 형성 방법이 적용될 수 있는 세가지 실시예를 나타내는 공정단면도들이다.1A through 2C are process cross-sectional views illustrating three embodiments to which the method of forming silicon oxide according to the present invention may be applied.

도 3은 본 발명의 바람직한 실시예에 따른 실리콘 산화물의 형성 방법을 설명하기 위한 공정 순서도이다.3 is a flowchart illustrating a method of forming silicon oxide in accordance with a preferred embodiment of the present invention.

상기 기술적 과제들을 달성하기 위하여, 본 발명은 실란 가스 및 과산화수소 증기를 사용하여 실리콘 산화물을 형성하는 방법을 제공한다. 이 방법은 갭영역을 구비하는 반도체기판을 준비하여 이를 챔버로 로딩한 후, 실란(SiH4, silane) 가스 및 과산화수소(H2O2) 가스를 포함하는 공정 가스를 챔버로 주입하는 단계를 포함한다. 이때, 상기 주입된 공정 가스는 상기 갭영역을 채우는 실리콘 산화물을 형성한다. 이후, 상기 주입된 공정 가스를 배출시킨다.In order to achieve the above technical problem, the present invention provides a method of forming silicon oxide using silane gas and hydrogen peroxide vapor. The method includes preparing a semiconductor substrate having a gap region, loading it into a chamber, and then injecting a process gas containing a silane (SiH 4 , silane) gas and a hydrogen peroxide (H 2 O 2 ) gas into the chamber. do. In this case, the injected process gas forms silicon oxide filling the gap region. Thereafter, the injected process gas is discharged.

바람직하게는, 상기 실리콘 산화물을 형성하는 단계는 액상(liquid phase)의 실리콘 화합물이 생성되는 단계를 포함한다. 이를 위해, 상기 공정 가스를 주입하기 전에, 상기 반도체기판이 로딩된 챔버를 냉각시키는 단계를 더 실시하는 것이 바람직하다. 이때, 상기 챔버는 0 내지 25℃의 온도로 조절되는 것이 바람직하다. 또한, 상기 실리콘 산화물을 형성하는 단계에서, 상기 실란 가스는 20 내지 200 sccm의 유량으로 주입되고, 상기 과산화수소 가스는 0.2 내지 1.0 g/min의 유량으로 주입되는 것이 바람직하다. 이에 더하여, 상기 실리콘 산화물 형성을 위한 공정가스에는 질소 가스 및 불활성 가스들 중에서 선택된 적어도 한가지가 더 포함되는 것이 바람직하다.Advantageously, forming the silicon oxide includes producing a liquid phase silicon compound. To this end, it is preferable to further perform a step of cooling the chamber loaded with the semiconductor substrate before injecting the process gas. At this time, the chamber is preferably adjusted to a temperature of 0 to 25 ℃. In addition, in the forming of the silicon oxide, the silane gas is injected at a flow rate of 20 to 200 sccm, the hydrogen peroxide gas is preferably injected at a flow rate of 0.2 to 1.0 g / min. In addition, it is preferable that the process gas for forming silicon oxide further includes at least one selected from nitrogen gas and inert gas.

바람직하게는, 상기 공정 가스를 배출시킨 후, 상기 실리콘 산화물이 형성된 반도체기판에 대해 열처리하는 단계를 더 실시한다. 상기 열처리 단계는 상기 반도체기판에 고상(solid phase)의 실리콘 산화물을 남기도록, 상기 실리콘 산화물 내에 포함된 물 분자를 배출시키는 단계를 포함한다. 이를 위해, 상기 열처리 단계는 400 내지 1200℃의 온도 범위에서 실시하는 것이 바람직하다. 또한, 상기 열처리 단계는 질소(N2), 산소(O2) 및 수증기(H2O) 중에서 선택된 적어도 한가지 가스를 분위기 가스로 사용하는 것이 바람직하다.Preferably, after the process gas is discharged, heat treatment is performed on the semiconductor substrate on which the silicon oxide is formed. The heat treatment step includes discharging water molecules contained in the silicon oxide to leave a solid phase silicon oxide on the semiconductor substrate. To this end, the heat treatment step is preferably carried out in a temperature range of 400 to 1200 ℃. In the heat treatment step, at least one gas selected from nitrogen (N 2 ), oxygen (O 2 ), and water vapor (H 2 O) may be used as an atmosphere gas.

이때, 상기 갭 영역은 게이트 패턴들 사이의 공간, 배선들 사이의 공간 또는 소자분리를 위한 트렌치 중의 한가지일 수 있다.In this case, the gap region may be one of a space between gate patterns, a space between wires, or a trench for device isolation.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the invention will be fully conveyed to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. If it is also mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween.

도 1a 내지 도 1c는 각각 본 발명이 적용될 수 있는 세가지 경우를 나타내는 공정단면도들이다.1A to 1C are cross-sectional views showing three cases to which the present invention can be applied, respectively.

도 1a을 참조하면, 반도체기판(10) 상에, 상기 반도체기판(10)의 소정영역을 노출시키는 패드 절연 패턴(11) 및 트렌치 마스크 패턴(12)을 형성한다. 상기 트렌치 마스크 패턴(12)을 식각 마스크로 사용하여, 상기 노출된 반도체기판(10)을 식각하여 트렌치(13)를 형성한다.Referring to FIG. 1A, a pad insulating pattern 11 and a trench mask pattern 12 are formed on the semiconductor substrate 10 to expose a predetermined region of the semiconductor substrate 10. The trench 13 is formed by etching the exposed semiconductor substrate 10 by using the trench mask pattern 12 as an etching mask.

이때, 상기 트렌치(13) 형성을 위한 식각 공정은 상기 트렌치 마스크 패턴(12)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 이방성 식각의 방법으로 실시하는 것이 바람직하다. 앞서 언급한 것처럼, 반도체장치의 고집적화에 따라 상기 트렌치(13)의 폭은 감소하는 추세이다. 하지만, 상기 트렌치(13)의 깊이는 우수한 소자분리 특성을 위해 주목할정도로 감소되지는 않는다. 이에 따라, 상기 트렌치(13), 상기 패드 절연 패턴(11) 및 상기 트렌치 마스크 패턴(12)의 측벽들에 의해 이루어지는 갭영역은 종래 기술에 따른 실리콘 산화물 형성 방법으로 매립하기에는 큰 종횡비를 가질 수 있다.In this case, the etching process for forming the trench 13 may be performed by an anisotropic etching method using an etching recipe having an etching selectivity with respect to the trench mask pattern 12. As mentioned above, the width of the trench 13 decreases as the semiconductor device is highly integrated. However, the depth of the trench 13 is not significantly reduced for superior device isolation characteristics. Accordingly, a gap region formed by sidewalls of the trench 13, the pad insulating pattern 11, and the trench mask pattern 12 may have a large aspect ratio to fill in the silicon oxide formation method according to the related art. .

도 1b를 참조하면, 반도체기판(20) 상에 활성영역을 한정하는 소자분리막(도시하지 않음)을 형성한 후, 상기 활성영역 상에 게이트 절연막(21)을 형성한다. 상기 게이트 절연막(21)을 포함하는 반도체기판 상에, 상기 소자분리막을 가로지르면서 차례로 적층되어 게이트 패턴을 구성하는 게이트 하부도전 패턴(22), 게이트 상부도전 패턴(23) 및 하드마스크 패턴(24)을 형성한다. 이후, 상기 게이트 패턴의 측벽에 게이트 스페이서(25)를 형성한다. 이에 따라, 상기 게이트 스페이서(25) 사이에는 갭영역(26)이 형성된다.Referring to FIG. 1B, after forming an isolation layer (not shown) defining an active region on the semiconductor substrate 20, a gate insulating layer 21 is formed on the active region. A gate lower conductive pattern 22, a gate upper conductive pattern 23, and a hard mask pattern 24 that are sequentially stacked on the semiconductor substrate including the gate insulating layer 21 to cross the device isolation layer to form a gate pattern. ). Thereafter, a gate spacer 25 is formed on sidewalls of the gate pattern. Accordingly, a gap region 26 is formed between the gate spacers 25.

앞서 설명한 것처럼, 반도체 장치의 고집적화는 상기 게이트 패턴의 선폭 및 이들 사이의 간격을 감소시키는 원인이된다. 하지만, 반도체 장치의 고속화를 위해서는, 상기 게이트 하부도전 패턴(22) 및 상기 게이트 상부도전 패턴(23)의 저항을 감소시키는 것이 바람직하다. 이를 위해, 상기 게이트 하부도전 패턴(22) 및 게이트 상부도전 패턴(23)은 적절한 두께를 유지하는 것이 바람직하다. 이에 더하여, 상기 하드마스크 패턴(24)은 이들 도전 패턴들(22,23)을 패터닝하기 위한 식각 마스크로 사용되기때문에, 상기 하드마스크 패턴(24)은 충분한 두께를 유지하는 것이 바람직하다. 그 결과, 상기 게이트 패턴들 사이의 갭영역(26)은 통상적인 실리콘 산화막 형성 방법을 통해 매립하기에는 어려운 큰 종횡비를 가질 수 있다.As described above, high integration of the semiconductor device causes a reduction in the line width of the gate pattern and the gap therebetween. However, in order to increase the speed of the semiconductor device, it is preferable to reduce the resistance of the gate lower conductive pattern 22 and the gate upper conductive pattern 23. To this end, the gate lower conductive pattern 22 and the gate upper conductive pattern 23 preferably maintain an appropriate thickness. In addition, since the hard mask pattern 24 is used as an etching mask for patterning the conductive patterns 22 and 23, the hard mask pattern 24 preferably maintains a sufficient thickness. As a result, the gap region 26 between the gate patterns may have a large aspect ratio that is difficult to fill through a conventional silicon oxide film formation method.

도 1c를 참조하면, 반도체 소자를 구성하는 게이트 패턴 등을 형성한 후, 반도체기판(도시하지 않음) 상에 층간절연막(30)을 형성한다. 상기 층간절연막(30) 상에 도전막을 형성한 후, 이를 패터닝하여 배선(31)을 형성한다.Referring to FIG. 1C, an interlayer insulating film 30 is formed on a semiconductor substrate (not shown) after forming a gate pattern or the like constituting a semiconductor element. After the conductive film is formed on the interlayer insulating film 30, the wiring 31 is formed by patterning the conductive film.

상기 배선(31) 역시, 반도체 장치의 고집적화 및 고속화 추세에 따라, 좁은 패턴 간격 및 낮은 저항을 갖는 것이 요구된다. 이에 따라, 상기 배선(31)들 사이의 간격은 좁아지지만, 상기 배선(31)의 높이는 높아지거나 유지되는 경향을 나타낸다. 이러한 경향은 상기 배선(31)들 사이에 형성되는 갭 영역(32)의 종횡비를 증가시키는 원인이 된다.The wiring 31 is also required to have a narrow pattern spacing and low resistance in accordance with the trend of high integration and high speed of semiconductor devices. Accordingly, the distance between the wirings 31 becomes narrow, but the height of the wiring 31 tends to be high or maintained. This tendency causes an increase in the aspect ratio of the gap region 32 formed between the wirings 31.

도 3은 본 발명의 바람직한 실시예에 따른 실리콘 산화막의 형성 방법을 나타내는 공정순서도이다.3 is a process flowchart showing a method of forming a silicon oxide film according to a preferred embodiment of the present invention.

도 3을 참조하면, 반도체기판에 갭영역을 형성한다(40). 이때, 상기 갭 영역은 도 1a 내지 도 1c에서 설명한 것처럼, 반도체기판에 형성되는 트렌치(13), 게이트 패턴들 사이의 갭영역(26) 또는 배선(31)들 사이의 갭영역(32) 등일 수 있다.Referring to FIG. 3, a gap region is formed in a semiconductor substrate (40). In this case, the gap region may be a trench 13 formed in a semiconductor substrate, a gap region 26 between gate patterns, a gap region 32 between wirings 31, or the like, as described with reference to FIGS. 1A to 1C. have.

상기 갭영역이 형성된 반도체기판을 챔버 내부로 로딩한다(50). 상기 챔버는 냉각 장치, 가열 장치, 가스 주입 장치, 가스 배출 장치 및 진공 펌프 등을 구비하는 것이 바람직하다. 상기 냉각 장치를 사용하여, 상기 반도체기판이 로딩된 챔버를 냉각시킨다(60). 이때, 상기 챔버 내부는 0℃로 냉각되는 것이 바람직한데, 0 내지 25℃의 온도로 조절될 수 있다. 이에 더하여, 상기 진공 펌프를 사용하여 상기 챔버 내부의 공기를 배출시킴으로써 챔버 내부의 압력을 낮추는 것이 바람직하다. 이때, 상기 챔버 내부는 0.5 내지 수십 torr의 압력을 갖도록 조절되는 것이 바람직하다.The semiconductor substrate on which the gap region is formed is loaded into the chamber (50). The chamber is preferably provided with a cooling device, a heating device, a gas injection device, a gas discharge device, a vacuum pump, and the like. Using the cooling device, the chamber loaded with the semiconductor substrate is cooled (60). At this time, the inside of the chamber is preferably cooled to 0 ℃, it can be adjusted to a temperature of 0 to 25 ℃. In addition, it is preferable to lower the pressure inside the chamber by evacuating the air inside the chamber using the vacuum pump. At this time, the chamber is preferably adjusted to have a pressure of 0.5 to several tens torr.

상기 냉각된 챔버에 실란(silane,SiH4) 가스 및 과산화수소(H2O2)의 수증기를 포함하는 공정가스를 주입하여 실리콘 산화물을 형성한다(70). 이때, 주입되는 상기 실란 가스는 20 내지 200 sccm의 유량으로 공급되는 것이 바람직하며, 이와 함께 상기 과산화수소의 수증기는 0.2 내지 1.0 g/min의 유량으로 공급되는 것이 바람직하다. 이에 더하여, 상기 공정가스는 헬륨(He) 가스, 네온(Ne) 가스 등과 같은 불활성 가스 및 질소(N2) 가스 중에서 선택된 적어도 한가지를 수송 가스(carrier gas)로 사용하는 것이 바람직하다.A silicon oxide is formed by injecting a process gas including a silane (SiH 4 ) gas and water vapor of hydrogen peroxide (H 2 O 2 ) into the cooled chamber (70). In this case, the injected silane gas is preferably supplied at a flow rate of 20 to 200 sccm, together with the water vapor of the hydrogen peroxide is preferably supplied at a flow rate of 0.2 to 1.0 g / min. In addition, it is preferable that the process gas uses at least one selected from an inert gas such as helium (He) gas, neon (Ne) gas, and nitrogen (N 2) gas as a carrier gas.

상기 실란 및 과산화수소는 상기 챔버 내부에서 반응하여, 수산(OH)기를 포함하는 실리콘 화합물들(예를 들면, SiH3(OH), SiH2(OH)2, SiH(OH)3또는 SiH(OH)4등)을 형성한다. 상기 반응에서 형성된 상기 실리콘 화합물들은 액상으로 상기 반도체기판 상에 부착되며, 이러한 액상의 상기 실리콘 화합물들은 상기 갭영역을 공극없이 채울 수 있다. 이후, 상기 액상의 상기 실리콘 화합물들은 결합하여, 수증기 및 고체 상태의 HO-[Si-O-Si]n-(OH)를 형성한다.The silane and hydrogen peroxide react inside the chamber to form silicon compounds containing hydroxyl (OH) groups (eg, SiH 3 (OH), SiH 2 (OH) 2 , SiH (OH) 3 or SiH (OH) 4 ). And the like). The silicon compounds formed in the reaction are attached to the semiconductor substrate in a liquid phase, and the silicon compounds in the liquid phase may fill the gap region without voids. Thereafter, the silicon compounds in the liquid phase combine to form HO- [Si-O-Si] n- (OH) in the water vapor and solid state.

이후, 상기 가스 배출 장치를 사용하여, 상기 챔버에 주입된 공정가스를 배출한다(80). 상기 공정가스를 배출한 후, 상기 반도체기판에 대해 열처리 공정을 실시한다(90). 상기 열처리 공정은 질소 가스, 산소 가스 및 수증기 중에서 선택된 적어도 한가지를 사용하는 분위기에서, 400 내지 1200℃의 온도로 실시되는 것이 바람직하다. 상기 열처리 공정에 의해, 상기 HO-[Si-O-Si]n-(OH)의 물질은 실리콘 산화물(SiO2)를 형성한다. 이때 수증기가 발생할 수 있으며, 이러한 수증기는 상기 열처리 공정에 의해, 상기 실리콘 화합물의 반응 결과물들 속에 포함된 수증기와 함께 배출된다. 상기 열처리는 상기 챔버에서 인시튜(in-situ)로 실시할 수도 있고, 또는 상기 반도체기판을 상기 챔버에서 언로딩한 후 다른 챔버에서 실시할 수도 있다. 이러한 방법으로 형성되는 실리콘 산화물은 액상의 물질 상태를 거친 후 형성되므로 우수한 매립 특성 및 평탄화 특성을 갖는다. 또한, 형성 공정에서 플라즈마를 사용하지 않으므로, 주변막에 대한 플라즈마 손상을 방지할 수 있다. 이에 더하여, 본 발명에 따라 형성된 실리콘 산화물은, SOG막에 비해 불산을 포함하는 식각 레서피에서 낮은 식각 속도를 갖는다. 이에 따라, 본 발명에 따르면, SOG 기술을 사용하는 방법에 비해, 형성된 실리콘 산화물의 두께를 적절하게 조절하기 용이한 장점을 갖는다.Thereafter, the process gas injected into the chamber is discharged using the gas discharge device (80). After the process gas is discharged, a heat treatment process is performed on the semiconductor substrate (90). The heat treatment step is preferably carried out at a temperature of 400 to 1200 ℃ in the atmosphere using at least one selected from nitrogen gas, oxygen gas and water vapor. By the heat treatment process, the material of HO- [Si-O-Si] n- (OH) forms silicon oxide (SiO 2 ). At this time, water vapor may be generated, and the water vapor is discharged together with water vapor contained in the reaction products of the silicon compound by the heat treatment process. The heat treatment may be performed in-situ in the chamber, or may be performed in another chamber after the semiconductor substrate is unloaded from the chamber. Since the silicon oxide formed in this way is formed after passing through a liquid material state, it has excellent embedding properties and planarization properties. In addition, since plasma is not used in the forming process, plasma damage to the peripheral film can be prevented. In addition, the silicon oxide formed according to the present invention has a lower etching rate in the etching recipe containing hydrofluoric acid as compared to the SOG film. Accordingly, according to the present invention, compared to the method using the SOG technology, it has the advantage that it is easy to appropriately adjust the thickness of the formed silicon oxide.

도 2a 내지 도 2c는 도 1a 내지 도 1c에서 설명된 각각의 경우에 대해, 도 3을 통해 설명된 본 발명에 따른 실리콘 산화물 형성 방법을 적용한 결과를 나타내는 공정단면도들이다.2A to 2C are process cross-sectional views illustrating a result of applying the silicon oxide forming method according to the present invention described with reference to FIG. 3 for each case described in FIGS. 1A to 1C.

도 2a 내지 도 2c를 참조하면, 상기 트렌치(13), 상기 게이트 패턴들 사이의 갭영역(16) 및 상기 배선들 사이의 갭영역(32)은 실리콘 산화물들(차례로 14, 27, 33)로 채워진다. 앞서 설명한 것처럼, 액체 상태의 단계를 거쳐 형성되므로, 큰 종횡비를 갖는 갭영역까지도 공극없이 매립할 수 있으며 평탄화된 상부면을 갖는다.2A to 2C, the trench 13, the gap region 16 between the gate patterns, and the gap region 32 between the interconnections may be formed of silicon oxides (14, 27, 33 in turn). Is filled. As described above, since it is formed through a liquid phase step, even a gap region having a large aspect ratio can be filled without voids and has a flattened top surface.

본 발명에 따르면, 실란 가스 및 과산화수소 수증기를 공정 가스로 사용하여 실리콘 산화막을 형성한다. 이렇게 형성되는 실리콘 산화막은 액체 상태의 단계를 거친후 고체화된다. 이에 따라, 큰 종횡비를 갖는 갭영역까지도 공극없이 매립할 수 있으며, 또한 평탄화된 상부면을 갖는 실리콘 산화물을 형성하는 것이 가능하다. 또한, 형성 과정에 플라즈마를 사용하지 않기 때문에, 플라즈마에 의한 손상을 예방할 수 있다. 이에 더하여, 본 발명에 따라 형성된 실리콘 산화물은 SOG막에 비해 느린 식각 속도를 갖는다. 이에 따라, 막의 두께를 조절하는 것이 용이하다.According to the present invention, a silicon oxide film is formed using silane gas and hydrogen peroxide water vapor as a process gas. The silicon oxide film thus formed is solidified after going through a liquid phase step. As a result, even a gap region having a large aspect ratio can be buried without voids, and it is possible to form a silicon oxide having a flattened top surface. In addition, since plasma is not used in the formation process, damage by plasma can be prevented. In addition, the silicon oxide formed according to the present invention has a slow etching rate compared to the SOG film. Thus, it is easy to adjust the thickness of the film.

Claims (12)

갭영역을 구비하는 반도체기판을 준비하는 단계;Preparing a semiconductor substrate having a gap region; 상기 갭영역이 구비된 반도체기판을 챔버로 로딩하는 단계;Loading the semiconductor substrate with the gap region into a chamber; 상기 반도체기판이 로딩된 챔버에 실란(SiH4, silane) 가스 및 과산화수소(H2O2) 가스를 포함하는 공정 가스를 주입하여, 상기 갭영역을 채우는 실리콘 산화물을 형성하는 단계; 및Injecting a process gas including a silane (SiH 4 , silane) gas and a hydrogen peroxide (H 2 O 2 ) gas into the chamber loaded with the semiconductor substrate to form silicon oxide filling the gap region; And 상기 주입된 공정 가스를 배출시키는 단계를 포함하는 것을 특징으로 하는 실리콘 산화물의 형성 방법.And discharging the injected process gas. 제 1 항에 있어서,The method of claim 1, 상기 실리콘 산화물을 형성하는 단계는 액상(liquid phase)의 실리콘 화합물이 생성되는 단계를 포함하는 것을 특징으로 하는 실리콘 산화물의 형성 방법.The forming of the silicon oxide comprises forming a liquid phase silicon compound. 제 1 항에 있어서,The method of claim 1, 상기 공정 가스를 주입하기 전에, 상기 반도체기판이 로딩된 챔버를 냉각시키는 단계를 더 포함하는 실리콘 산화물의 형성 방법.And cooling the chamber loaded with the semiconductor substrate prior to injecting the process gas. 제 3 항에 있어서,The method of claim 3, wherein 상기 챔버를 냉각시키는 단계는 상기 챔버 내부의 온도를 0 내지 25℃로 조절하는 것을 특징으로 하는 실리콘 산화물의 형성 방법.The cooling of the chamber is a method of forming a silicon oxide, characterized in that for controlling the temperature inside the chamber to 0 to 25 ℃. 제 1 항에 있어서,The method of claim 1, 상기 실리콘 산화물을 형성하는 단계에서, 상기 실란 가스는 20 내지 200 sccm의 유량으로 주입되는 것을 특징으로 하는 실리콘 산화물의 형성 방법.In the forming of the silicon oxide, the silane gas is characterized in that the injection of 20 to 200 sccm flow rate. 제 1 항에 있어서,The method of claim 1, 상기 실리콘 산화물을 형성하는 단계에서, 상기 과산화수소 가스는 0.2 내지 1.0 g/min의 유량으로 주입되는 것을 특징으로 하는 실리콘 산화물의 형성 방법.In the step of forming the silicon oxide, the hydrogen peroxide gas is characterized in that the injection of a flow rate of 0.2 to 1.0 g / min. 제 1 항에 있어서,The method of claim 1, 상기 실리콘 산화물 형성을 위한 공정 가스는 질소 가스 및 불활성 가스들 중에서 선택된 적어도 한가지를 더 포함하는 실리콘 산화물의 형성 방법.The process gas for forming the silicon oxide further comprises at least one selected from nitrogen gas and inert gases. 제 1 항에 있어서,The method of claim 1, 상기 공정 가스를 배출시킨 후,After discharging the process gas, 상기 실리콘 산화물이 형성된 반도체기판에 대해 열처리하는 단계를 더 포함하는 실리콘 산화물의 형성 방법.And heat-treating the semiconductor substrate on which the silicon oxide is formed. 제 8 항에 있어서,The method of claim 8, 상기 열처리 단계는 상기 실리콘 산화물 내에 포함된 물 분자를 배출시킴으로써, 고상(solid phase)의 실리콘 산화물을 상기 반도체기판에 남기는 단계인 것을 특징으로 하는 실리콘 산화물의 형성 방법.The heat treatment step is a step of leaving silicon molecules in a solid phase (solid phase) on the semiconductor substrate by discharging water molecules contained in the silicon oxide. 제 8 항에 있어서,The method of claim 8, 상기 열처리 단계는 400 내지 1200℃의 온도 범위에서 실시하는 것을 특징으로 하는 실리콘 산화물의 형성 방법.The heat treatment step of forming a silicon oxide, characterized in that carried out at a temperature range of 400 to 1200 ℃. 제 8 항에 있어서,The method of claim 8, 상기 열처리 단계는 질소(N2), 산소(O2) 및 수증기(H2O) 중에서 선택된 적어도 한가지 가스를 분위기 가스로 사용하는 것을 특징으로 하는 실리콘 산화물의 형성 방법.The heat treatment step of forming a silicon oxide, characterized in that using at least one gas selected from nitrogen (N 2 ), oxygen (O 2 ) and water vapor (H 2 O) as the atmosphere gas. 제 1 항에 있어서,The method of claim 1, 상기 갭 영역은 게이트 패턴들 사이의 공간, 배선들 사이의 공간 또는 소자분리를 위한 트렌치 중의 한가지인 것을 특징으로 하는 실리콘 산화물의 형성 방법.Wherein the gap region is one of a space between gate patterns, a space between wirings, or a trench for device isolation.
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