KR20030090390A - Apparatus for acquisition of synchronization in wireless lan system which is using orthogonal frequency division multiplexing - Google Patents

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Abstract

PURPOSE: An apparatus for synchronizing a frequency offset of a wireless LAN system using an OFDM(Orthogonal Frequency Division Multiplexing) method is reduce the number of adders, the number of multipliers, and the number of delay units by using symmetric characteristics of preamble data. CONSTITUTION: An apparatus for synchronizing a frequency offset of a wireless LAN system using an OFDM method includes a shift register(300), the first adder(320), a plurality of delay units(311-317), the second adders(321-323), a plurality of multipliers(331-334), and the third adders(324-326). The shift register(300) is used for shifting a received signal as much as N bits. The first adder(320) is used for adding an output value of the shift register(300) to the received signal. The delay units(311-317) are used for delaying an output signal of the first adder(320). The second adders(321-323) are used for adding output signals of the symmetric delay units of the delay units(311-317) to each other. The multipliers(331-334) are used for multiplying the output signal of the second adders(321-323) by the pattern data. The third adders(324-326) are used for summing up output signals of the multipliers.

Description

직교주파수분할 다중방식을 사용하는 무선랜 시스템에서의 동기 획득장치{APPARATUS FOR ACQUISITION OF SYNCHRONIZATION IN WIRELESS LAN SYSTEM WHICH IS USING ORTHOGONAL FREQUENCY DIVISION MULTIPLEXING}Asynchronous Acquisition System for Wireless LAN System Using Orthogonal Frequency Division Multiplexing {APPARATUS FOR ACQUISITION OF SYNCHRONIZATION IN WIRELESS LAN SYSTEM WHICH IS USING ORTHOGONAL FREQUENCY DIVISION MULTIPLEXING}

본 발명은 직교주파수분할 다중 방식을 사용하는 무선랜 시스템에 관한 것으로, 특히 동기획득을 위한 장치에 관한 것이다.The present invention relates to a wireless LAN system using orthogonal frequency division multiplexing, and more particularly, to an apparatus for synchronization acquisition.

도 1은 직교주파수분할 다중 방식을 사용하는 무선랜 시스템에서의 개략적인 송수신블록을 나타낸 것이다.1 illustrates a schematic transmission / reception block in a WLAN system using an orthogonal frequency division multiplexing scheme.

도 2는 종래 동기획득 장치를 나타낸 것이다.2 shows a conventional synchronization acquisition device.

일반적으로 OFDM(Orthogonal Frequency Division Multiplexing : 이하"직교주파수분할 다중방식"이라 함) 방식을 사용하는 무선랜 시스템의 송수신 블록은 도1에 도시된 바와 같은 구성을 가진다.In general, a transmission / reception block of a WLAN system using an Orthogonal Frequency Division Multiplexing (OFDM) scheme has a configuration as shown in FIG. 1.

도1에서 송신부(10)의 FEC(11 : Forward Error Correction)는 채널상의 오류를 정정하기 위한 것이고, 메퍼(12 : Mapper)는 BPSK 혹은 QPSK 등의 다양한 변조방식에 대응하여 심볼을 매핑하기 위한 것이며, IFFT(13 : Inverse Fast Fourier Transform)는 주파수도메인 상의 신호를 타임도메인상의 신호로 변환시켜 멀티케리어 변조를 수행하는 역할을 하며, GI 추가부(Guard Interval)는 신호와의 사이에 간섭을 완화시키기 위한 인터벌을 삽입하는 동작을 한다.1, FEC (11: Forward Error Correction) of the transmitter 10 is for correcting an error on a channel, and a mapper 12 is for mapping a symbol corresponding to various modulation schemes such as BPSK or QPSK. In addition, IFFT (13: Inverse Fast Fourier Transform) converts a signal on a frequency domain into a signal on a time domain to perform multicarrier modulation, and a GI Guard Interval mitigates interference with the signal. It inserts an interval for it.

수신부(20)의 동기획득장치(23)는 수신된 신호의 동기를 획득하기 위한 것이며, GI 제거부(22)는 상술한 인터벌을 제거하는 동작을 수행하며, FFT(Fast Fourier Transform)는 타임도메인 상의 신호를 주파수 도메인상의 신호로 변환한다.The synchronization acquisition device 23 of the reception unit 20 is for acquiring synchronization of the received signal, the GI removal unit 22 performs an operation of removing the above-described interval, and the FFT (Fast Fourier Transform) is a time domain. The signal of the phase is converted into a signal of the frequency domain.

도 2는 상술한 수신부(20)의 동기획득장치(23)를 개략적으로 나타낸 것으로,이때, 동기는 프레임 동기를 말하는 것이며, 이를 획득하기 위해서는 일반적으로 정합필터(Matched filter)가 사용된다.FIG. 2 schematically shows the synchronization acquisition device 23 of the receiver 20, where synchronization refers to frame synchronization, and a matched filter is generally used to obtain this.

도2에 도시된 바와 같이 종래의 동기획득장치는 M개의 반복되는 심볼의 프레임동기를 획득하기 위하여 M개의 지연기(211)와, M개의 곱셈기(212, 213, 214, 215), M-1개의 가산기(216, 217, 218)가 사용된다.As shown in FIG. 2, the conventional synchronization acquisition apparatus includes M delays 211, M multipliers 212, 213, 214, and 215, M-1 to obtain frame synchronization of M repeated symbols. Adders 216, 217, and 218 are used.

따라서, 동기획득장치에 다수의 지연기(211)와, 곱셈기(212, 213, 214, 215), 및 가산기(216, 217, 218)를 사용해야하기 때문에 제조비용이 증가하고, 계산량이 많아지며, 소비전력이 증가하는 문제점이 있다.Therefore, since a large number of delay units 211, multipliers 212, 213, 214, 215, and adders 216, 217, 218 must be used for the synchronization acquisition device, manufacturing cost increases, and the calculation amount increases. There is a problem that power consumption increases.

상술한 문제점을 해결하기 위하여 본 발명의 목적은 직교주파수분할 다중 방식을 사용하는 무선랜 시스템에서 제조비용이 저렴하고, 계산량을 축소시킬 수 있으며, 소비전력을 감소시킬 수 있는 동기 획득장치를 제공함에 있다.SUMMARY OF THE INVENTION In order to solve the above problems, an object of the present invention is to provide a synchronization acquisition apparatus capable of inexpensive manufacturing cost, reducing calculation amount, and reducing power consumption in a WLAN system using orthogonal frequency division multiplexing. have.

도 1은 직교주파수분할 다중방식을 사용하는 무선랜 시스템에서의 개략적인 송수신블록을 나타낸 것이다.1 illustrates a schematic transmission / reception block in a WLAN system using an orthogonal frequency division multiplexing scheme.

도 2는 종래 동기획득 장치를 나타낸 것이다.2 shows a conventional synchronization acquisition device.

도 3은 본 발명의 실시예에 따른 동기획득장치를 나타낸 것이다.3 shows a synchronization acquisition apparatus according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

311, 312, 313, 314, 315, 316, 317 : 제1 내지 제7지연기311, 312, 313, 314, 315, 316, 317: first to seventh delay

320 : 제1가산기321, 322, 323 : 제2가산기320: first adder 321, 322, 323: second adder

324, 325, 326 : 제3가산기300 : N비트 쉬프트 레지스터324, 325, 326: third adder 300: N-bit shift register

331, 332, 333, 334 : 제1 내지 제4 곱셈기331, 332, 333, 334: first to fourth multipliers

상기 목적을 달성하기 위한 본 발명은 직교주파수분할 다중방식을 사용하는 무선랜 시스템에서의 동기 획득을 위한 장치에 있어서, 수신되는 신호를 N 비트 쉬프트시키기 위한 쉬프트레지스터; 상기 쉬프트레지스터에서 출력된 값과 상기 수신되는 신호를 가산하여 출력하는 제1 가산기; 직렬로 연결되어 상기 제1 가산기에서 출력되는 신호를 순차적으로 지연출력하기 위한 다수의 지연기; 상기 다수의 지연기 중에서 좌우로 대칭되는 한 쌍의 지연기에서 출력되는 신호를 가산하기 위한 다수의 제2가산기; 상기 제2가산기에서 출력되는 신호와 각각의 패턴데이터와의 곱셈을 수행하는 다수의 곱셈기; 및, 상기 다수의 곱셈기에서 출력되는 신호를 합산하기 위한 다수의 제3가산기를 구비함을 특징으로 한다.According to an aspect of the present invention, there is provided an apparatus for synchronization acquisition in a WLAN system using orthogonal frequency division multiplexing, comprising: a shift register for shifting a received signal by N bits; A first adder configured to add the value output from the shift register and the received signal and output the added signal; A plurality of delayers connected in series to sequentially delay the signals output from the first adder; A plurality of second adders for adding signals outputted from a pair of delayers symmetrically left and right among the plurality of delayers; A plurality of multipliers for performing multiplication of the signal output from the second adder and the respective pattern data; And a plurality of third adders for summing signals output from the plurality of multipliers.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 동기획득장치를 나타낸 것이다.3 shows a synchronization acquisition apparatus according to an embodiment of the present invention.

본 발명에 따른 동기 획득장치는 한 프레임의 데이터 중에 프리엠블 데이터에 존재하는 7비트의 데이터가 좌우 대칭인점을 이용하여 동기를 획득하는 것이다.In the synchronization acquisition apparatus according to the present invention, synchronization is obtained by using a left-right symmetrical point of 7-bit data present in the preamble data in one frame of data.

일반적으로 직교주파수분할 다중방식의 무선랜 시스템에서 전송되는 데이터 프레임은 동기 획득을 위하여 프리엠블 영역을 가지고 있다. 이때, 프리엠블 영역에는 16비트가 할당되며, 한당된 비트의 데이터 예를 하기 표에 나타내었다.In general, a data frame transmitted in a WLAN system of orthogonal frequency division multiplexing has a preamble area for synchronization acquisition. In this case, 16 bits are allocated to the preamble area, and the data examples of the reserved bits are shown in the following table.

순번turn 데이터data I QI Q 1One 0.0460 + 0.0460i0.0460 + 0.0460i 22 -0.1324 + 0.0023i-0.1324 + 0.0023i 33 -0.0135 - 0.0785i-0.0135-0.0785i 44 0.1428 - 0.0127i0.1428-0.0127i 55 0.0920 - 0.0000i0.0920-0.0000i 66 0.1428 - 0.0127i0.1428-0.0127i 77 -0.0135 - 0.0785i-0.0135-0.0785i 88 -0.1324 + 0.0023i-0.1324 + 0.0023i 99 0.0460 + 0.0460i0.0460 + 0.0460i 1010 0.0023 - 0.1324i0.0023-0.1324i 1111 -0.0785 - 0.0135i-0.0785-0.0135i 1212 -0.0127 + 0.1428i-0.0127 + 0.1428i 1313 0.0000 + 0.0920i0.0000 + 0.0920i 1414 -0.0127 + 0.1428i-0.0127 + 0.1428i 1515 -0.0785 - 0.0135i-0.0785-0.0135i 1616 0.0023 - 0.1324i0.0023-0.1324i

입력되는 데이터는 I와 Q의 값을 가지며 Q값은 I와 비교하여 8비트 지연되어 수신된다. 따라서, 본 발명에서는 도 3에 도시된 바와 같이 N비트 쉬프트 레지스터(300)를 사용하여 Q값을 8탭(Tab) 지연시켜 I와 Q의 값을 맞추어준다. 따라서 제1 가산기(320)에서 출력되는 신호는 아래 표2와 같이 출력된다.The input data has values of I and Q, and the Q value is received with an 8-bit delay compared to I. Accordingly, in the present invention, as shown in FIG. 3, the value of I and Q is matched by delaying the Q value by 8 taps using the N-bit shift register 300. Therefore, the signal output from the first adder 320 is output as shown in Table 2 below.

순번turn 데이터data I QI Q 1One 0.0460+0.0460i0.0460 + 0.0460i 22 -0.1324-0.1324i-0.1324-0.1324i 33 -0.0135-0.0135i-0.0135-0.0135i 44 0.1428+0.1428i0.1428 + 0.1428i 55 0.0920+0.0920i0.0920 + 0.0920i 66 0.1428+0.1428i0.1428 + 0.1428i 77 -0.0135-0.0135i-0.0135-0.0135i 88 -0.1324-0.1324i-0.1324-0.1324i 99 0.0460+0.0460i0.0460 + 0.0460i 1010 0.0023+0.023i0.0023 + 0.023i 1111 -0.0785-0.0785i-0.0785-0.0785i 1212 -0.0127-0.0127i-0.0127-0.0127i 1313 0.0000+0.0000i0.0000 + 0.0000i 1414 -0.0127-0.0127i-0.0127-0.0127i 1515 -0.0785-0.0785i-0.0785-0.0785i 1616 0.0023+0.0023i0.0023 + 0.0023i

이때, 5번째 비트를 중심으로 7개의 데이터가 좌우로 대칭이 됨을 알 수 있다. 또한 이 7개 비트구간의 데이터값이 여타 구간의 데이터값 보다 커 프리엠블 데이터 대부분의 에너지를 보유하고 있음을 알 수 있다. 본 발명에서는 이러한 프리엠블 데이터의 특성을 이용하여 동기획득장치를 구현하였다.In this case, it can be seen that seven data are symmetrical from side to side with respect to the fifth bit. In addition, it can be seen that the data value of these 7 bit sections is larger than the data values of other sections, and thus retains most of the preamble data. In the present invention, a synchronization acquisition device is implemented using the characteristics of the preamble data.

Q가 8탭 지연된 신호는 제1가산기(320)에서 합산되어 직렬로 연결된 각각의 지연기(311, 312, 313, 314, 315, 316, 317)로 입력된다.The Q-delayed 8-tap delayed signals are added to each of the delayers 311, 312, 313, 314, 315, 316, and 317 connected in series by the first adder 320.

각각의 지연기(311, 312, 313, 314, 315, 316, 317)에서 출력되는 신호는 제2가산기(321, 322, 323)에 입력되는데 전술한 바와 같이 5번째 데이터를 중심으로 4번째와 6번째 데이터가 같고, 3번째와 7번째의 값이 같고, 2번째와 8번째의 데이터 값이 같다.The signals output from the respective delayers 311, 312, 313, 314, 315, 316, and 317 are input to the second adders 321, 322, and 323. The sixth data is the same, the third and seventh values are the same, and the second and eighth data values are the same.

즉, 제2가산기의 첫 번째 가산기(321)는 2번째와 8번째의 데이터값을 가산하게되고, 두 번째 가산기(322)는 3번째와 7번째의 데이터 값을 가산하게되며, 세 번째 가산기(323)는 4번째와 6번째의 데이터 값을 가산하여 출력하게된다.That is, the first adder 321 of the second adder adds the second and eighth data values, the second adder 322 adds the third and seventh data values, and the third adder ( 323 adds the fourth and sixth data values and outputs them.

그러면, 곱셈기(331, 332, 333, 334)는 제2 가산기(321, 322, 323)에서 출력되는 값과 메모리에 저장된 각각의 패턴데이터와의 곱셈을 수행하게된다. 한편, 제4곱셈기(334)는 지연기(314)에서 직접 출력되는 5번째 비트의 데이터를 패턴데이터와 곱하여 출력하게된다.Then, the multipliers 331, 332, 333, and 334 multiply the values output from the second adders 321, 322, and 323 with the respective pattern data stored in the memory. Meanwhile, the fourth multiplier 334 multiplies the fifth bit data directly output from the delay unit 314 by the pattern data and outputs the multiplied data.

각각의 곱셈기(331, 332, 333, 334)에서 출력되는 신호는 제3가산기(324, 325, 326)에 의해 가산되며 동기검출부에서 최종적인 동기를 검출하게된다. 즉, 제3가산기(324, 325, 326)에 의해 합쳐진 값이 일정치 이상이 되면 동기가 맞는 것으로 판단하고, 그렇지 않으면 동기가 틀린 것으로 판단한다.The signals output from the multipliers 331, 332, 333, and 334 are added by the third adders 324, 325, and 326, and the synchronization detector detects the final synchronization. That is, if the sum of the values added by the third adders 324, 325, and 326 is equal to or greater than a predetermined value, it is determined that the synchronization is correct, otherwise the synchronization is determined to be incorrect.

한편, 전술한 실시 예에서는 7개의 비트를 검사하였지만 그 이상이 가능함은 물론이다. 짝수의 개수로 데이터가 좌우 대칭을 이루는 경우에 비트를 검사할 때는, 제4곱셈기(334)와 같이 직접적으로 지연기(314)에서 출력되는 신호를 받는 곱셈기(334)는 필요 없게 된다.Meanwhile, in the above-described embodiment, seven bits are examined, but more than that are possible. When checking bits when data is symmetric with an even number, the multiplier 334 which receives a signal output from the delay unit 314 directly, such as the fourth multiplier 334, is not necessary.

본 발명은 전술한 바와 같이 직교주파수분할 다중방식을 사용하는 무선랜의 프리엠블 데이터 특성을 사용하여 가산기와 곱셈기 및 지연기의 수를 절반이하로 줄임으로써, 동기획득장치의 구성을 간단히 하여 계산량을 축소시켰고, 소비전력을낮출 수 있으며, 제조단가를 낮출 수 있다.The present invention reduces the number of adders, multipliers, and delays to less than half by using the preamble data characteristics of a WLAN using orthogonal frequency division multiplexing as described above. It can reduce power consumption, lower power consumption, and lower manufacturing costs.

상기와 같이 본 발명은 소정의 비트를 중심으로 좌우가 대칭되는 프리엠블 데이터의 특성을 이용하여 가산기와 곱셈기 및 지연기의 수를 절반이하로 줄임으로써, 동기획득장치의 구성을 간단히 하여 계산량을 축소시켰고, 소비전력을 낮출 수 있으며, 제조단가를 낮출 수 있다.As described above, the present invention reduces the number of adders, multipliers, and delayers by less than half by using the characteristics of preamble data whose left and right are symmetric about a predetermined bit, thereby simplifying the configuration of the synchronization acquisition device and reducing the amount of calculation. It can lower the power consumption and reduce the manufacturing cost.

Claims (3)

직교주파수분할 다중방식을 사용하는 무선랜 시스템에서의 동기 획득을 위한 장치에 있어서,An apparatus for synchronization acquisition in a wireless LAN system using orthogonal frequency division multiplexing, 수신되는 신호를 N 비트 쉬프트시키기 위한 쉬프트레지스터;A shift register for shifting the received signal by N bits; 상기 쉬프트레지스터에서 출력된 값과 상기 수신되는 신호를 가산하여 출력하는 제1 가산기;A first adder configured to add the value output from the shift register and the received signal and output the added signal; 직렬로 연결되어 상기 제1 가산기에서 출력되는 신호를 순차적으로 지연출력하기 위한 다수의 지연기;A plurality of delayers connected in series to sequentially delay the signals output from the first adder; 상기 다수의 지연기 중에서 좌우로 대칭되는 한 쌍의 지연기에서 출력되는 신호를 가산하기 위한 다수의 제2가산기;A plurality of second adders for adding signals outputted from a pair of delayers symmetrically left and right among the plurality of delayers; 상기 제2가산기에서 출력되는 신호와 각각의 패턴데이터와의 곱셈을 수행하는 다수의 곱셈기; 및,A plurality of multipliers for performing multiplication of the signal output from the second adder and the respective pattern data; And, 상기 다수의 곱셈기에서 출력되는 신호를 합산하기 위한 다수의 제3가산기를 구비하는 직교주파수분할 다중방식을 사용하는 무선랜 시스템에서의 동기 획득장치.And a plurality of third adders for summing signals output from the plurality of multipliers. 청구항 1에 있어서,The method according to claim 1, 상기 다수의 지연기가 홀수개인 경우, 가운데 지연기에서 출력되는 신호와 패턴데이터와의 곱셈을 수행하는 곱셈기를 더 구비함을 특징으로 하는 직교주파수분할 다중방식을 사용하는 무선랜 시스템에서의 동기 획득장치.In the case where the plurality of delay units is an odd number, the apparatus for acquiring synchronization in a WLAN system using an orthogonal frequency division multiplexing method further comprises a multiplier for multiplying the signal output from the middle delay unit with the pattern data. . 청구항 2에 있어서,The method according to claim 2, 상기 다수의 지연기는 7개이며, 상기 다수의 제2가산기는 3개이며, 상기 다수의 곱셈기는 4개이며, 상기 다수의 제3가산기는 3개임을 특징으로 하는 직교주파수분할 다중방식을 사용하는 무선랜 시스템에서의 동기 획득장치.The multiple delayers are seven, the plurality of second adders are three, the plurality of multipliers are four, and the plurality of third adders are three. Synchronous acquisition device in a WLAN system.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100644235B1 (en) * 2004-12-13 2006-11-10 한국전자통신연구원 Receiving apparatus of wireless lan system using ofdm
CN101202727B (en) * 2006-12-14 2013-03-13 北京三星通信技术研究有限公司 Method for constructing sub carrier wave interference self-counteract guide symbol

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980017778A (en) * 1996-08-31 1998-06-05 배순훈 Orthogonal frequency division multiplexing reception system
US5812523A (en) * 1995-03-01 1998-09-22 Telia Ab Method and device for synchronization at OFDM-system
KR19980056296A (en) * 1996-12-28 1998-09-25 배순훈 Frame synchronization apparatus and method for orthogonal frequency division multiplexing receiving system
JP2001069108A (en) * 1999-08-25 2001-03-16 Victor Co Of Japan Ltd Method and device for orthogonal frequency division multiplex modulation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5812523A (en) * 1995-03-01 1998-09-22 Telia Ab Method and device for synchronization at OFDM-system
KR19980017778A (en) * 1996-08-31 1998-06-05 배순훈 Orthogonal frequency division multiplexing reception system
KR19980056296A (en) * 1996-12-28 1998-09-25 배순훈 Frame synchronization apparatus and method for orthogonal frequency division multiplexing receiving system
JP2001069108A (en) * 1999-08-25 2001-03-16 Victor Co Of Japan Ltd Method and device for orthogonal frequency division multiplex modulation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100644235B1 (en) * 2004-12-13 2006-11-10 한국전자통신연구원 Receiving apparatus of wireless lan system using ofdm
CN101202727B (en) * 2006-12-14 2013-03-13 北京三星通信技术研究有限公司 Method for constructing sub carrier wave interference self-counteract guide symbol

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